アプリケーション最適化
ヘテロジニアスなマルチコア環境
でのSWを解析
FPGA内でSWとHWの分割&実装支援
検証IP・デザインIP・サービス
560種類の全自社製
安価/高速/高精度な
検証IP/設計IPと
RISC-V検証サービス
熱・消費電力
高抽象度/設計早期の
消費電力と発熱
解析・シュミレーション
RTL・CDC検証
ASIC及びFPGA設計向けRTL,CDC,チェック
及びデバック統合環境
ログデータ解析
テキストベースのログを
可視化
デバッグ期間を
大幅短縮
SW/HWインターフェースの設計･検証支援
”ゴールデン”仕様から
レジスタの設計/検証を
一元化
ネクストリームニュース
ネクストリームの日常と、皆様のお役に立てる？情報をいち早くお届け
SmartDV最新規格MIPI I3C® v1.1に準拠した各種IPをリリース
新規MIPI仕様に準拠した検証/デザイン、合成可能なトランザクタ、ポストシリコン検証、SystemCの TLMとサイクル精度モデルといった一連のIPポートフォリオをリリースしました。 カリフォルニア州サンノゼ 2020年[…]
Read moreSmartDVが最新規格に準拠したDDR5およびLPDDR5のデザインIPをリリース
高速で新しいデザインIPは、低消費電力、低遅延、およびゲート数の削減を実現します。 カリフォルニア州サンノゼ 2020年2月18日： デザインIPと検証IPにおいて豊富な実績と、高い信頼性をもつSmartDVȒ[…]
Read more
SLX 2019.4をリリース。本バージョンに含まれるSLX FPGAは HLSのパフォーマンスを平均45倍改善
カリフォルニア州サンノゼ-2019年12月12日-Silexica（silexica.com）は、SLX FPGA Ver.19.4をリリースしました。本バージョンでは VivadoやVitis高位合成ツール(HLS)向[…]
Read more
NSITEXEがRISC-Vベースのアプリケーション向けに、SmartDVのTileLink検証IPを選択
本記事に関するご質問はネクストリームまでご連絡ください。 NSITEXEがRISC-Vベースのアプリケーション向けに、SmartDVのTileLink検証IPを選択 高効率、高品質な半導体IPの完全な検証を保証するために[…]
Read more
SilexicaがEmbedded Technology 2019に出展
SilexicaがEmbedded Technology 2019に出展致します。 開催日：2019年11月20日～22日開催場所：パシフィコ横浜ブース番号：B-38 (ホールBの出入口を入って左手の壁沿いにしばらく進ん[…]
Read moreSilexica
マルチコア向け組み込みソフトウェア自動生成
C/C++コードを静的＆動的に解析することで マルチコアやFPGA向けの先端ソリューションを提供しています。
・SLX C/C++：シーケンシャルまたはスレッド化されたソースコードの解析と並列化可能個所の検出
・SLX FPGA：C/C++コードのリファクタリングおよびHW/SWの分割とOpenMP, HLS向けプラグマの自動挿入。ザイリンクス社SDSOCおよびVivadoと協調することでFPGAに自動実装
SmartDV
検証IP関連ソリューション
ベンダのシミュレータやエミュレータに非依存な、広範囲・安価・高速・高精度な検証IP/設計IP/デザインIP 560種類を全て自社で開発しています。
プロトコルデバッガ機能もあり、効率的な検証を提供しています。
またRISC-V向け検証IPおよびデザインに対する検証サービスも開始しました。
・シミュレータ向け検証IP
・SimXL：合成可能な検証IP
・ポストシリコン検証IP
・アサーション向けVIP
・デザインIP
・検証サービス
・デザインサービス
DOCEA
低消費電力化ソリューション
消費電力と熱は設計において非常に重要になります。
Doceaでは高抽象度・設計早期における、高速な熱解析モデルを提供することで、リーク電流を加味した動的な電力シミュレーションを可能にしました。
・IDPA：パワーのモデリングおよび静的消費電力解析
・IDTP：静的・動的熱解析
・IDPA：消費電力と熱の動的解析
BluePearl
リント/CDC関連ソリューション
コストパフォーマンスの高いRTL,CDCチェックおよびグラフィカルなデバッグ環境を提供しています。
検証機関を大幅に短縮可能です。
・HDL Creator：書きながらコーディングチェック
・Analyzer RTL：リントチェックとデバッグ
・Advanced Clock Environment：クロック系統の自動解析
・Clock Domain Crossing：クロックドメインの解析
・SDC Generator：業界標準SDCの自動生成
・Management Dashboard：進捗状況およびError，Warning，Waiver等のリアルタイム管理
・FPGAフローとの統合：FPGAのライブラリからプロジェクトを直接インポート、UltraFastルール対応
Vtool
ログデータ解析
膨大なログデータの解析をエクセルだけで行うことは非常に大変です。
Vtool社が提供しているCogitaを使用することでマクロを組むことなく、数ギガバイトものログデータをグラフィカルに解析することができます。
・Cogita：UVM，エミュレータ，Cソース等から出力されたテキストベースのログをグラフ可視化することでデバッグ期間を大幅短縮
Agnisys
SW/HWインターフェースの設計･検証支援
AgnisysではWord、エクセル、IP-XACT、SystemRDL等で記載されたレジスタ情報から、合成可能なレジスタ回路、System Verilog、UVMモデル、Cヘッダファイル、ドキュメント等を自動生成するツールIDesignSpec、およびUVMのシーケンス自動生成ツールISequenseSpecを提供しています。
learn moreACCESS
Silexica Japan株式会社とのシェア・オフィスです。
新横浜に来られる機会がございましたら、是非お立ち寄りください。
Get in touch
Address:
〒222-0033
神奈川県横浜市港北区新横浜2-3-3
新横浜ウエストビル8F
Phone:
+81-09-9292-3642：営業部
Mail:
