アプリケーション最適化
ヘテロジニアスマルチコア環境でのSWを解析 FPGA内でSWとHWの分割&実装支援
検証IP・デザインIP・サービス
430種類の安価/高速/高精度な 全自社製 検証IP/設計IPとRISC-V検証サービス
熱・消費電力
高抽象度・設計早期における 消費電力と発熱の解析・シュミレーション
RTL・CDC検証
ASIC及びFPGA設計における RTL,CDC,チェック、及びデバック統合環境
ログデータ解析
テキストベースのログを可視化 デバッグ期間を大幅短縮
SW/HWインターフェースの設計･検証支援
”ゴールデン”仕様からレジスタの設計/検証を一元化
ネクストリームニュース
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SilexicaがEmbedded Technology 2019に出展
SilexicaがEmbedded Technology 2019に出展致します。 開催日：2019年11月20日～22日開催場所：パシフィコ横浜ブース番号：B-38 (ホールBの出入口を入って左手の壁沿いにしばらく進ん[…]
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ネクストリームがUS Agnisys社製品を取り扱い開始
ネクストリームではUS Agnisys社製品を取り扱うこととなりました。 AgnisysではWord、エクセル、IP-XACT、SystemRDL等で記載されたレジスタ情報から、合成可能なレジスタ回路、System Ve[…]
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ネクストリームがEmbedded Technology 2019に初出展
ネクストリームはEmbedded Technology 2019に初出展します。 会場では下記3社の製品を紹介いたします、是非お立ち寄りくださいませ。 ・Agnisys：新規取り扱い製品Agnisysのご紹介 Ag[…]
Read moreSilexicaはROSCon2019でパフォーマンス テスティング プラットフォームのデモンストレーションを行いました。
本プラットフォームはROSベースの自律システムのリアルタイムパフォーマンス解析を可能にします 2019年10月21日・サンノゼ米国 ― 本日Silexica（silexica.com）はROS（ロボット オペレーティン[…]
Read moreSilexica
マルチコア向け組み込みソフトウェア自動生成
C/C++コードを静的＆動的に解析することで マルチコアやFPGA向けの先端ソリューションを提供しています。
・SLX C/C++：シーケンシャルまたはスレッド化されたソースコードの解析と並列化可能個所の検出
・SLX FPGA：C/C++コードのリファクタリングおよびHW/SWの分割とOpenMP, HLS向けプラグマの自動挿入。ザイリンクス社SDSOCおよびVivadoと協調することでFPGAに自動実装
SmartDV
検証IP関連ソリューション
ベンダのシミュレータやエミュレータに非依存な、広範囲・安価・高速・高精度な検証IP/設計IP/デザインIP 430種類を全て自社で開発しています。
プロトコルデバッガ機能もあり、効率的な検証を提供しています。
またRISC-V向け検証IPおよびデザインに対する検証サービスも開始しました。
・シミュレータ向け検証IP
・SimXL：合成可能な検証IP
・ポストシリコン検証IP
・アサーション向けVIP
・デザインIP
・検証サービス
・デザインサービス
DOCEA
低消費電力化ソリューション
消費電力と熱は設計において非常に重要になります。
Doceaでは高抽象度・設計早期における、高速な熱解析モデルを提供することで、リーク電流を加味した動的な電力シミュレーションを可能にしました。
・IDPA：パワーのモデリングおよび静的消費電力解析
・IDTP：静的・動的熱解析
・IDPA：消費電力と熱の動的解析
BluePearl
リント/CDC関連ソリューション
コストパフォーマンスの高いRTL,CDCチェックおよびグラフィカルなデバッグ環境を提供しています。
検証機関を大幅に短縮可能です。
・HDL Creator：書きながらコーディングチェック
・Analyzer RTL：リントチェックとデバッグ
・Advanced Clock Environment：クロック系統の自動解析
・Clock Domain Crossing：クロックドメインの解析
・SDC Generator：業界標準SDCの自動生成
・Management Dashboard：進捗状況およびError，Warning，Waiver等のリアルタイム管理
・FPGAフローとの統合：FPGAのライブラリからプロジェクトを直接インポート、UltraFastルール対応
Vtool
ログデータ解析
膨大なログデータの解析をエクセルだけで行うことは非常に大変です。
Vtool社が提供しているCogitaを使用することでマクロを組むことなく、数ギガバイトものログデータをグラフィカルに解析することができます。
・Cogita：UVM，エミュレータ，Cソース等から出力されたテキストベースのログをグラフ可視化することでデバッグ期間を大幅短縮
Agnisys
SW/HWインターフェースの設計･検証支援
AgnisysではWord、エクセル、IP-XACT、SystemRDL等で記載されたレジスタ情報から、合成可能なレジスタ回路、System Verilog、UVMモデル、Cヘッダファイル、ドキュメント等を自動生成するツールIDesignSpec、およびUVMのシーケンス自動生成ツールISequenseSpecを提供しています。
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Silexica Japan株式会社とのシェア・オフィスです。
新横浜に来られる機会がございましたら、是非お立ち寄りください。
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