Agnisys – NeXtream

IC開発プロセス全体にわたるソリューション

半導体開発の各役割に応じたソリューション

Agnisysは、半導体開発の各役割に適したソリューションを提供しています。これらのソリューションは、開発チームによる導入と使用を簡素化し、設計、検証、バリデーションへの統合されたアプローチを提供します。

Agnisysが半導体の設計、検証、バリデーションにおける冗長性を排除する方法

従来の自然言語で記述された仕様の弱点を克服するには、自然言語ではなく正確なフォーマットで仕様を記述し、このフォーマットを実行可能にして、ツールが設計、検証、プログラミング、バリデーション、およびドキュメント作成の各チーム向けにできるだけ多くのファイルを生成できるようにする必要があります。これらを実現するソリューションは既に利用可能です。

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これらのソリューションが各ユーザにもたらすメリット

Architects:アーキテクトはIDesignSpec GDIを使用してレジスタとメモリを指定します。

Designers:RTL設計者は、IDesignSpec GDIとIDS-Batch CLIを使用して、レジスタとメモリを指定し、RTLコードを生成できます。また、IDS-IPGenを使用して、標準IPブロックのRTLコードのコンフィグレーション設定、カスタマイズを行い、カスタムIPブロックのRTLコードを生成できます。設計者は、IDS-Integrateを使用して、標準およびカスタムIPブロックのトップ・レベルのネットリストも生成可能です。

Verification Engineers:検証チームはIDS-VerifyとIDS-IPGenを使用してUVMテストベンチとテストを生成し、生成されたシーケンスとカスタム・シーケンスを使用してシミュレーションを実行できます。IDS-Verifyはフォーマル検証で使用するためのアサーションも生成します。検証エンジニアはオプションでIDesignSpec GDIを使用してシーケンス仕様をグラフィカルに表示できるだけでなく変更も可能です。

Firmware Programmers:ソフトウェアおよびファームウェアのプログラマは、IDS-Validateを使用して、デバイス・ドライバおよび組み込みコードの基礎となるC/C++シーケンスを生成できます。

Prototype Engineers:プロトタイピング・チームはIDS-Validateを使用してC/C++ドライバと組み込みコードを生成し、FPGAプロトタイピング・プラットフォームで実行してシリコン前のハードウェアとソフトウェアの検証を実行できます。また、シミュレーションでUVMテストベンチと組み込みコードを同期して実行し、ハードウェアとソフトウェアの協調検証を実行することもできます。

Bring up Engineers:ブリングアップのチームは、IDS-Validateを使用して、プレシリコン・プロトタイピングで使用されたものと同じC/C++ドライバと組み込みコードを生成し、実際のチップ上で実行して、ポスト・シリコンの完全なシステム検証を実行できます。

Technical Writers:技術ドキュメント作成チームは、IDesignSpec GDIとIDS-Batch CLIによって仕様から直接生成されたドキュメントを使用可能です。これにより、ドキュメントはハードウェアとソフトウェア共に常に最新の状態になり、すべてのプロジェクト・チーム間で常に同期されます。

CAD & Process Engineers:CADおよび開発プロセス・エンジニアは、IDesignSpec Suiteによってインポートおよびエクスポートされるさまざまなデータは、過去の資産や進化し続ける将来の設計要件に不可欠なものとなっています。さらに、テンプレート、Tcl、または Python APIを使用してデータをカスタマイズすることもできます。

安全性が重要なアプリケーション向けソリューション

Agnisys IDesignSpec Suiteは、オートモーティブISO 26262機能安全規格で定義されている厳格なツール認定基準を満たしています。またIEC 61508産業機能安全規格も認証済みです。Agnisysのセーフティ管理、ツール開発、およびサポート・プロセスは、TÜV SÜDによる認証プロセスを満足しています。そのためAgnisys製品は、開発チームによる認証作業なしで、安全性が重要な設計フローで使用できます。Agnisysは、故障を検出して報告するセーフティ・ロジックを自動生成することで、設計者がこれらの規格の要件を満たすのを支援します。仕様に基づいて、IDesignSpec GDIまたはIDS-Batch CLIは、パリティ・ビット、巡回冗長検査(CRC)、エラー訂正コード(ECC)、および三重モジュール冗長(TMR)といったセーフティ・ロジックを生成できます。

資料提供依頼機能安全ソリューション概要

半導体開発を効率化する製品

Agnisys製品スイートは、統合されたグラフィカル・デザイン・インタフェース(GDI)フロントエンドや生成エンジンなど、密接に連携したツール・セットを製品開発チームに提供します。これらをすべてのチームで共有することで、効率を最大限に高め、完全に自動化されたフローを実現できます。

プロダクト

IDesignSpec™ Suite – NeXtream

　　・IDesignSpec™ GDI：次世代半導体仕様自動化

・IDS-Batch™ CLI：コマンドライン次世代半導体仕様自動化

・IDS-Verify™：テストおよびテストベンチ仕様の自動化

・IDS-Validate™：自動化されたプレシリコンおよびポストシリコン検証

・IDS-Integrate™：スマートSoCアセンブリおよび自動チップ・パッケージング・ソリューション

・IDS-IPGen™：グルーロジック・ジェネレータの仕様自動化

・シリコンIPポートフォリオ：効率的なSoC設計のための、包括的なシリコン実証済みIPポートフォリオ

AIチップ開発を加速するツール：半導体設計におけるイノベーションの加速

AIチップ設計プロセスを変革

Agnisys社の高度なツールIDesignSpec™がどのようにワークフローを合理化し、生産性を高め、AIチップをより早く市場に投入できるかを紹介します。

主な特長

スペック・ドライブ・オートメーション

設計者向けのRTL、検証エンジニア向けのUVM、ファームウェア・エンジニア向けのC/C++、およびチーム全体向けのドキュメントの強力な自動化により、チップ設計を加速します。

レジスタ・マップ設計、シリコン実証済みバス・インタフェースIP

チームはAIの重要なデザインに集中できるため、チップをより迅速かつ低コストで顧客に届けることができます。

業界最高のサポート

タイムリーかつ効率的なサポートにより、設計チームは無駄な時間を最小限にすることができます。

私たちの仕事

AIチップの大きな課題の1つとしてレジスタ・マップが挙げられます。レジスタ・マップは、ウェイト、パラメータ、ハイパー・パラメータなどを使用することでAIエンジンをプログラミングする機能を提供します。これらの柔軟でコンフィグレーショ可能な要素は、単一のテキスト・ベースの仕様から自動作成されます。それだけでなく、これらのコンフィグレーション可能なブロックへのデータの移動は、通常、AMBA、TileLink、CXLなどの標準バスを介して行われます。これらのインタフェースIPはAgnisysツールによって自動生成できます。いくつかの調査では、市場投入までの時間が約30%短縮されることが示唆されています。

クロック・ドメイン・クロッシング、機能安全、低消費電力、低面積、高性能などのチップ設計の高度な領域は、Agnisysの高度なEDAツールによって処理できます。

Paper: Hardware Based Handwritten Digit Recognition for MNIST

近年、ハードウェア・アクセラレータは、機械学習、特にディープ・ラーニングを高速化するための重要な研究分野となっています。FPGAは、従来のCPUおよびGPUアーキテクチャと比較して、並列性、再構成可能性、エネルギー効率の点で独自の利点を提供します。特にMNISTデータセットを使用した手書き数字認識は、機械学習コミュニティの古典的な問題であり、モデルのパフォーマンスを評価するためのベンチマークとして機能します。

この論文では、手書き数字認識モデルをFPGAに直接実装することに焦点を当て、ハードウェア・ベースのソリューションがディープ・ラーニングの速度と効率をどのように向上できるかを探ります。主な目的は、FPGAコンフィグレーション設定プロセス、データ精度の処理、および全体的なパフォーマンス分析を詳しく説明することです。

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機能安全IC設計ソリューション

Agnisysソリューションにより、半導体設計者は、オートモーティブ向けのISO 26262や、安全性が重要な製造向けのIEC 61508などの機能安全規格を満たす製品を設計できます。

機能安全ソリューションのメリット

IC設計の機能安全ソリューションは、半導体設計者にメリットをもたらします。製品の認証プロセスは広範囲にわたるため、当社の認証済み設計および検証ツールを使用すると、次の3つの大きなメリットが得られます。

製品認証にかかる時間を短縮
設計仕様書の段階から高信頼性設計自動化をサポート
設計における機能安全要素の検証時間を短縮

より良い製品のための設計、検証、バリデーションの自動仕様化に関するIC設計者向けガイド

設計が間違っている原因は複数ありますが、最も一般的な原因のいくつかは、製品開発サイクル全体にわたって設計仕様書がどのように配布、および維持されるかが関連しています。

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機能安全とは何ですか?

機能的に安全な設計とは、放射線の衝突やシリコンの経年劣化などによる障害が発生しても、動作を継続したり、安全な状態に移行したりできる設計のことです。安全設計には、エラーを検出して修正措置を講じるためのセーフティ・メカニズムと呼ばれる追加ロジックが必要です。このロジックは、チップが実製品上で使用されている間もリアルタイムで機能する必要があり、シリコンのライフサイクル全体にわたって機能する必要があります。安全性が極めて重要なデザインを開発するチームは、デザインがISO 26262やIEC 61508などの規格の安全要件を満たすように、厳格な方法論に従う必要があります。

自動車の機能安全

自動車やその他の車両は、電子設計にとって特に厳しい環境です。環境条件、極端な温度と湿度、振動のために、空調設備のある建物内で保護されているサーバよりも故障する可能性がはるかに高くなります。ISO 26262は自動車の機能安全に関する主要な規格であり、設計者に高い基準を課しています。この規格では、規格の要件を満たすために必要なFMEDA(故障モード、影響、診断分析)が定義されています。また、従来のSIL安全分析に基づくリスク分類スキームである、自動車安全度水準(ASIL)も定義されています。Agnisysは自動車用チップ向けに、安全管理のフレームワークを提供します。

機能安全ソリューションのコンポーネント

ツール・プロバイダによる効果的な機能安全ソリューションには、次の3つのコンポーネントが含まれている必要があります。

独立した試験機関による、ソリューションが関連規格の要件を満たしていることの認証
ツール認証キットを使用するだけで、フローで使用される設計および検証ツールの品質を検証することなく、チップ開発フローが認証されること
関連規格に準拠した安全機構をデザインに組み込む自動化された方法

IDesignSpec™ Tool Qualification Kit (TQK)

機能的に安全なデザインに着手する顧客にとって、このツール認証キット(TQK)を使用してIDesignSpec Suiteの事前認証を受けることは不可欠です。これは、ISO 26262およびIEC 61508安全規格に従って、ツールの動作とその期待を検証するための包括的で構造化されたアプローチです。TQKの重要なコンフィグレーション設定要素は、ISO 26262およびIEC 61508証明書、セーフティ・マニュアル、検証キットです。

IDesignSpec ISO 26262 準拠

ISO 26262をIPおよびシステム・オン・チップ(SoC)開発プロセスに適用する一環として、使用するEDAツールの認証が行われます。Agnisys IDesignSpec Suite製品は、ISO 26262で定義された厳格なツール認定基準を満たし、ASIL DおよびTCL1の最高の安全度水準に準拠していることが、国際的に認められたテスト組織TÜV SÜDによって認定されています。IDesignSpec Suiteは T2オフライン・ツールとして分類されており、IEC 61508に準拠した安全関連の開発に適しています。

安全性認証により、IPおよびSoC開発者はAgnisys製品を適格性評価、または認証するために追加の作業を行う必要がなくなります。

セーフティ・メカニズムの自動生成

Agnisysは、故障を検出して報告するセーフティ・ロジックを自動生成することで、設計者がISO 26262やIEC 61508などの標準の要件を満たすことを支援します。ユーザの仕様に基づいて、IDesignSpec GDIまたはIDS-Batch CLIは、次のタイプのセーフティ・ロジックを生成できます。

変更された値を検出するためにパリティ・ビットを追加
巡回冗長検査（CRC）を計算してチェックし、変更された値を検出
単一エラー訂正二重エラー検出（SECDED）を使用して、変更された値を検出して訂正
三重モジュール式冗長（TMR）を実装
生成されたロジックにエラー注入とチェックを追加

同じセーフティ・メカニズムを使用して、航空宇宙向けのDO-254、医療機器向けのIEC 62304、産業機器および産業オートメーション向けのISO 13849など、ISO 26262およびIEC 61508を超える幅広い安全規格にも活用できます。

Collaboration Framework: CF

Agnisysの最新製品であるCollaboration Frameworkを使用することで、ハードウェア・チームとソフトウェア・チームが効率良くコラボレーションできる環境が構築できます。

主な特長

リアルタイム・コラボレーションによる集中プロジェクト管理
柔軟なデプロイメント・オプション（イントラネットまたはクラウドベース）

バージョン管理によるグローバル・コラボレーション
アクセス制御によりデータのセキュリティと機密性を維持
単一のゴールデン仕様を管理するシステム
強力なPSS、System RDLエディタ拡張を備えたVS Codeインテグレーション
高度でスケーラブルなプログラマ向けリファレンス・マニュアル・ビュー
Agnisysのフラッグシップ・ソリューションIDesignSpecを活用可能

特長の詳細

リアルタイム・コラボレーションによる集中プロジェクト管理

リアルタイム編集機能を備えたチーム・コラボレーションにより、複数のユーザが同時にプロジェクトに取り組むことができます。これにより、ワークフローが合理化され、冗長性が削減され、ハードウェア・チームとソフトウェア・チーム全体の効率が大幅に向上します。

柔軟なデプロイメント・オプション（イントラネットまたはクラウドベース）

組織のニーズに合わせて、クラウドまたはオンプレミスが選択可能です。カスタマイズ可能な管理者権限によるセキュリティと、完全なアクセス制御を備えた柔軟な設定オプションにより、チームおよびプロジェクトの選択的なアクセスが可能になります。

バージョン管理によるグローバル・コラボレーション

グローバルなコラボレーションを促進する、集中型のGitベースのワークスペース。厳格なアクセス制御を維持しながら、Googleドキュメントのようなエクスペリエンスを実現し、データのセキュリティと機密性を確保します。

図：高度なHTMLドキュメントとリアルタイム検索

単一ゴールデン仕様を管理するシステム

ハードウェアとソフトウェア向けの統一仕様を一元管理して維持します。これが唯一のゴールデン仕様となり、バグの削減と設計プロセスの効率化につながります。

強力なPSS、System RDLエディタ拡張を備えたVS Codeインテグレーション

高度なPSSおよびSystemRDL拡張機能を使用して、VS CodeでCFを実行します。機能には、構文の強調表示、自動補完、リアルタイムのエラー検出、リンティングなどがあり、効果的なコーディング・エクスペリエンスを実現します。

高度でスケーラブルなプログラマ向けリファレンス・マニュアル・ビュー

高度な検索、並べ替え、カスタマイズ可能なフィルタリング機能を備えた、動的でインタラクティブな、プログラマ向けリファレンス・マニュアルを生成します。ファームウェア、ソフトウェア・チームに最適なこの機能は、使いやすさを向上させ、大規模なドキュメントのニーズをサポートします。

図: VSCodeブラウザ上のCF View

スマートな機能を備えたダイナミックHTMLドキュメント

以下を提供する動的なHTMLを作成します。

Smart Search : 高度な検索オプション付き
Sorting & Filtering : データ整理を合理化
Fast Performance : 大規模なIPでもスムーズにスクロールし、改ページ遅延を解消
URL Integration : 動的なリアルタイム更新を備えたリンクを介して、ドキュメントを簡単に共有

図 : HTML CF出力

技術的能力と複数OS対応の柔軟性

CFは幅広い入力および出力形式をサポートしています。

Inputs : SystemRDL、PSS、IP-XACT、JSON、その他のテキスト・ベースの形式
Outputs : RTL、UVM、C/C++ ヘッダ、およびドキュメント

完全なセキュリティ制御を備え、Linux、Windows、macOSプラットフォームに展開

効率的なチーム・コラボレーションにより時間を節約し、生産性を向上
アクセスしやすい柔軟な展開
効率的な時間管理に役立つチーム・コラボレーション
高速かつ自動的なファイル生成

FPGAの仕様自動化

今日のプログラマブル・デバイスには、ASICやフル・カスタム設計と同様に開発手法やツールが数多く必要であり、最も高度なFPGAはSoCとして完全に認識されています。FPGA開発者もASIC開発者と同じく、仕様の自動化ソリューションの大きなメリットを享受できます。

FPGA向けIDesignSpec GDIおよびIDS-Batch CLI

IDesignSpec GDIおよびIDS-Batch CLIには、FPGA設計者向けの特別な機能が含まれています。IDesignSpec GDIおよびIDS-Batch CLIは、FPGAベンダが提供する定義済みIPブロックの仕様を読み取って、より大規模なデザインにインテグレーションできます。IDesignSpec GDIおよびIDS-Batch CLIは、これらのIPブロックのUVMモデル、C/C++ヘッダ、およびドキュメントを自動生成します。また、FPGAベンダの実装ツールで使用可能なスクリプトも生成します。Agnisysは、XilinxおよびIntelと直接提携することで、お客様をサポートします。

より良い製品のための設計、検証、バリデーションの自動化に関するIC設計者向けガイド

デザインが間違っている原因は複数ありますが、最も一般的な原因のいくつかは、設計仕様と、製品開発サイクル全体にわたって設計仕様がどのように配布および維持されるかに関連しています。

ダウンロード：ガイド

IDesignSpec™によるFPGA開発の近代化

仕様からビット・ストリームまでFPGA設計を合理化

FPGA開発プロセスは、多くの場合、特にハードウェア/ソフトウェア・インタフェースを定義するときに、断片化された手作業から始まります。IDesignSpec™ (IDS)を使用すると、FPGA開発者は設計仕様からビット・ストリーム生成までのシームレスで自動化されたフローを実現し、手作業によるミスをなくし開発期間を短縮できます。

FPGA設計にIDesignSpec™を使用する理由

シームレスな各ベンダとの統合

Xilinx Vivado、Intel Quartus Prime、およびAltera Agilexのツールとの完全な互換性
AMBA®-APB、AHB、AXI、Tilelink、Wishbone、Avalonなどの一般的なバスをサポートし、スムーズなIPパッケージングと統合を保証

自動化された一貫性のある出力ファイル生成

IDSを使用すると、ユーザはWord、Excel、SystemRDL、IP-XACT、RALF、CSVなどの好みの形式で仕様を定義し、すべての出力を自動生成できます。

Hardware Outputs: Verilog, VHDL, SystemVerilog, SystemC
Verification Outputs: UVMテストベンチ, シーケンス, アサーション
Firmware Outputs: Cヘッダ, ソフトウェア統合のためのAPI
Documentation Outputs: IP-XACT, データシート, HTML.

構築しながら修正するワークフロー

手作業でのデータの再入力不要、データ重複をさせない
VivadoやQuartus Primeなどのツールのスクリプト生成を自動化し、エラーのない統合と開発サイクルの高速化を実現
IPパッケージングを合理化し、仕様の変更を簡単に処理

特長

Pre-Captured IP Libraries: すぐに使用できるIPブロックにより、迅速な開発が可能
Automated Bus Interface Creation: さまざまなバス・インタフェース生成を簡素化
Integrated Design Flow: エンド・ツー・エンドの自動化により断片化された作業を排除
UVM Testbench Automation: 自動テスト生成により機能の正確性を保証
Seamless Data Flow: ハードウェア、ソフトウェア、ドキュメント全体で一貫した出力

FPGAエコシステム向けにカスタマイズ

Xilinx UltraScale+

AXIなどのAMBAバス用のレジスタ処理とIP作成を自動化
生成されたRTLとIPをVivadoプロジェクトにシームレスに統合
IPのパッケージングと再利用のための設定済みのTCLスクリプトを使用して、手作業を削減

Altera Agilex

Quartus Primeへのシームレスなインポートにより、AvalonまたはAXIバス・インタフェースを生成
IDSによって生成されたRTLとスクリプトを使用して、IPパッケージングと再利用を自動化
自動化されたUVMベースのテストにより機能検証を強化

IDesignSpec™の仕組み

仕様を定義

任意の形式のハードウェア/ソフトウェア仕様から始めます。IDSは、Word、Excel、SystemRDL、IP-XACT、CSVなどの入力フォーマットをサポートしています。

出力を自動化

データの再入力なしで、RTL、UVMテストベンチ、ファームウェア・ヘッダ、およびドキュメントを生成します。

ベンダ・ツールでとの統合

VivadoまたはQuartus Primeを使用して、IDSが生成したVerilogファイルとTCLスクリプトを活用しながら、IPブロックをパッケージ化および統合します。

検証を効率化

UVMシーケンス、アサーション、機能検証を自動化して、検証サイクルを短縮します。

FPGA向け開発の変革

開発を加速

IDSは、コード生成、IP作成、ベンダ・ツールとの統合を自動化することで、開発時間を半分に短縮します。

コラボレーションを実現

IDSは、単一のゴールデン仕様を維持することで、ハードウェア・チームとソフトウェア・チーム間のギャップを埋め、エラーを減らし、一貫性を確保します。

多様なアプリケーションに最適化

IDSは、データ・センターから自動車、5G、産業機器まで、FPGAプロジェクトに比類のない効率性と信頼性を提供します。

IDesignSpec™でFPGAの効率を最大化

IDesignSpec™は、手作業でのエラーを排除し、ワークフローを加速し、シームレスな統合を実現する仕様主導のアプローチによってFPGA開発に変革をもたらします。レジスタ生成、バス・インタフェース作成、検証、およびドキュメント作成を自動化することで、IDSはFPGA開発者がより迅速かつ自信を持ってイノベーションを起こせるようにします。

FPGAプロジェクトを合理化する準備はできていますか?

今すぐIDesignSpec™を使い始めましょう

サービス

IP-XACT

今日の巨大で複雑なシステム・オン・チップ(SoC)設計は、数百から数千のIPブロックで構成されています。SoC設計者は、商用IPサプライヤ、EDAベンダ、ファウンドリ、オープン・ソース、開発パートナ、および自社の前世代のチップからの再利用ロジックからIPを入手します。この多様なIPを1つの一貫したデザインに統合することは困難であり、ソリューションの重要な部分の1つは、ブロックを記述して文書化する方法です。IP-XACTはこれを実現する最良の方法です。

IP-XACTは確立されたフォーマット

一貫性のあるIP記述フォーマットに対する業界のニーズが、現在Accellera Systems Initiative標準化団体の一部であるSPIRITコンソーシアムによるIP-XACT開発の原動力となりました。IP-XACTはIEEE標準(1685-2022)でもあり、広く受け入れられています。これはXMLベースの規格であり、IPの評価とSoC設計への統合を容易にします。その主な目的は次のとおりです。

IP表現のための、一貫したフレームワークの定義
複数ベンダからの、多様なIP間の互換性の確保
EDA設計・検証ツール間でIPライブラリの交換が可能
メタ・データを通じてコンフィグレーション可能なIPの詳細を提供
EDAベンダに依存しない、IPの作成、生成、コンフィグレーション・スクリプトの容易化

多くの大手企業は、SoCのシステム、バス・インタフェースと接続、バスの抽象化、およびアドレス・マップ、レジスタとフィールドの説明、ファイル・セットの説明などのIPの詳細を定義および記述するためにIP-XACTを使用しています。IP-XACTは、あらゆる種類の電子システムのアーキテクチャ設計、RTL設計、検証、バリデーション、および文書化フローを自動化するために使用されます。多くのEDAベンダが幅広いツールでIP-XACTをサポートしています。

IP-XACTの強力な機能

IP-XACTは、複数の抽象度でIPを記述するための標準化されたXMLスキーマを提供します。この標準には、包括的なメタ・データ・セット、コンフィグレーション設定の詳細、階層構造が含まれており、さまざまな目的のために多様なIPを記述するための堅牢で柔軟な方法となっています。XMLスキーマは、World Wide Web Consortium (W3C)標準に完全に準拠しており、意味的な一貫性ルール(SCR)によって拡張されています。

さらに、IP-XACTは、複数のEDAベンダのツール・フローをシームレスに横断するポータブル・ジェネレータ・インタフェースを提供します。手法に依存しないメタ・データと、そのデータにアクセスするためのツールに依存しないメカニズムの組み合わせにより、設計データ、設計手法、および環境実装の移植性が実現されます。

IP-XACTはプロジェクト・チームに大きなメリットをもたらす可能性がありますが、そのメリットを提供できるかどうかは記述の品質にかかっています。IP-XACTドキュメントの品質は、IP統合作業の信頼性と有効性に直接影響します。これにはIP-XACT標準で定義されたベスト・プラクティスとガイドラインに準拠する必要があり、正確なメタ・データ、正しいコンフィグレーション設定、正確な階層構造が含まれます。IP-XACTの高い品質を維持することは、業界のベスト・プラクティスであるだけでなく、さまざまなSoCプロジェクトで効率的かつトラブルのないIP統合を追求する上で重要な要素でもあります。

IP-XACTはレジスタを定義するのに最適な方法

IPまたはSoC設計でアドレス指定可能なレジスタを定義することは、IP-XACT標準の最も一般的な使い方の1つです。これらのレジスタは、ドライバや組み込みソフトウェアがハードウェアを設定し、その動作を制御し、ステータスを収集するメカニズムであるハードウェア・ソフトウェア・インタフェース(HSI)の一部を形成します。つまり、RTL設計者、組み込みプログラマ、検証、バリデーション、立ち上げエンジニア、テクニカル・ライタなど、多くのチームが同じレジスタ定義を使用します。共通の明確な実行可能なレジスタ記述を共有することが不可欠です。

IP-XACTは、レジスタ自動化ソリューションと組み合わせると特に価値を発揮します。EDAツールがIP-XACT記述からRTL、C/C++コード、UVMベースの検証およびバリデーション環境、高品質なドキュメントを生成できれば、すべてのチームが連携できます。位置、タイプ、ビット・フィールドなどのレジスタの詳細は、プロジェクトの期間中に何度も変更されます。変更があった場合は、出力ファイルを再生成するだけで、チームの同期が維持されます。これにより、時間とリソースを節約できると同時に、矛盾に伴うデバッグ作業も回避できます。

IP-XACTはIPを記述するのに最適な方法

アドレス指定可能なレジスタとそのメモリ・マップに加えて、IP-XACTはIPブロックの多くの属性を記述する機能を提供します。これには、メモリ、ポート、インタフェース、インスタンスなどが含まれます。IP-XACTの最新版では、パワー・ドメイン、アナログ・ミックスド・シグナル(AMS)プロパティ、およびIPモデルのランタイム設定可能パラメータのサポートが追加されました。現在進行中の標準化作業により、クロック・ドメイン・クロッシング(CDC)情報も含めることができるようになります。

SystemRDLなどの他の形式ではなくIP-XACTを使用してIP属性を定義することには、いくつかの大きな利点があります。

IP-XACTはレジスタを完全にサポートしていますが、その範囲はレジスタとメモリのみに定義された形式をはるかに超越
IPおよびEDAベンダ間で広くサポートされているため、IPブロックを手作業で編集する必要はなく、さまざまなデザイン、プロジェクト、組織間で簡単に再利用可能
IP-XACTは業界から強力な支持を得ており、幅広いEDAツールと互換性があるため、多様なツールや環境との相互運用性を促進可能
IP-XACTの標準化された構造により、ブロック・レベルのメタ・データとレジスタ記述が全体的な設計にシームレスにインテグレーションされ、IPの統合を合理化
IP-XACTは、詳細なレジスタの説明とそれに関連するプロパティを含む包括的なIPのドキュメント化を促進し、IP関連情報の伝達を簡素化
設計環境とツールが進化し続ける中、IP-XACTでレジスタ記述を行うことは戦略的に有利であり、IPの将来性を保証

Agnisysは最高のIP-XACTレジスタソリューションを提供

Agnisys IDesignSpec™ (IDS) Suiteは、レジスタやIPおよびSoC設計の仕様自動化ソリューションにおいて、IP-XACTのすべての機能を活用しています。IDesignSpec GDIおよびIDS-Batch™ CLIは、IP-XACT記述を読み取り、合成可能なRTLデザイン、Universal Verification Methodology(UVM)モデルと検証環境、C/C++ ヘッダ・ファイル、およびユーザ・マニュアルに含めるのに十分なドキュメントを自動生成します。

IDSは、間接、インデックス付き、読み取り専用/書き込み専用、エイリアス、ロック、シャドウ、FIFO、バッファ、割り込み、カウンタ、ページング、仮想、外部、読み取り/書き込みペア、およびこれらの組み合わせを含む、数百の特殊レジスタ・タイプをサポートしています。これらのタイプの一部は、現在のIP-XACTの範囲を超えているため、Agnisysはベンダ拡張(VE)メカニズムを使用しています。これにより、規格に完全に準拠しながら、最大限の柔軟性が提供されます。IDSを用いることで、これらすべてのレジスタ・タイプに対して生成されたRTLコードを検証し、デザインが正しいことを確認できます。

ユーザが享受できる柔軟性のもう1つの側面は、IDSがSystemRDL、スプレッドシート、直感的なグラフィカル・レジスタ・エディタなど、さまざまな形式のレジスタ定義を受け入れることです。これらすべての入力に対して、IDesignSpec GDIとIDS-Batch CLIはIP-XACTファイルを生成し、規格をサポートする他のIPブロックやEDAツールとのやり取りを容易にします。これにより、デザインの再利用を可能な限り簡単かつ効率的に行うという目標が達成されます。

Agnisysは最高のIP-XACT統合ソリューションを提供

IDS Suiteの一部であるIDS-Integrate™は、IP-XACT規格に準拠しています。IDesignSpec GDI、IDS-Batch CLI、およびIDS-IPGen™を用いて生成されたコンフィグレーション可能なライブラリに加えて、サード・パーティのIPブロックのIP-XACT記述を読み取ることができます。多くのIPベンダが製品ドキュメントの一部としてIP-XACT記述を提供しているため、IDS-Integrateはユーザの手間をかけずに市場で入手可能なIPを直接サポートできます。

SoC設計者は、TclまたはPythonを用いてブロックを相互接続する方法を指定できます。IDS-Integrateは、すべてのIPブロックを完全なトップ・レベルSoCに組み立てる際に、次のことを行えます。

サード・パーティのブロックのIP-XACT記述を読み取り、既存のブロックに接続
IDSで生成されたブロックをカスタム・ブロックに接続し、その周りにラッパーを作成
ブリッジを自動的にインスタンスしてAHBバスをAPBスレーブに接続
アグリゲータを自動的にインスタンスして、複数のAHBブロックをAHBマスターに接続
深い階層内のブロックを数レベル上に移動
SoC全体のIP-XACT記述を生成
すべてのIPブロックを表示するSoC全体のブロック図を生成
フォーマル検証を使用して接続性チェック用のSystemVerilogアサーション(SVA)を生成

AgnisysとIP-XACT: 方向性

現代のSoCにはさまざまなソースからの数十万のIPブロックが組み込まれているため、IPレジスタを記述してチップ全体に統合する一貫した手法が不可欠です。IP-XACTはこのプロセスの中心であり、AgnisysはこのIP-XACTを完全にサポートしています。実際、IDesignSpec GDI、IDS-Batch CLI、およびIDS-Integrateは、多数の重要な出力ファイルを自動生成することで、他のEDAツールの機能をはるかに超えています。これは、IPまたはSoCプロジェクトのすべてのチームに大きなメリットをもたらし、スケジュールを短縮し、貴重なエンジニアリング・リソースを節約し、すべてのチームを常に同期させます。

PORTABLE STIMULUS STANDARD (PSS)コンパイラ

EDAツールは時間の経過とともに劇的に改善されてきましたが、検証ほど進化した分野はおそらくないでしょう。検証は1と0を使用した手書きのテストから始まり、スクリプト・テストにアップグレードされ、制約付きランダム・テストベンチで大きな飛躍を遂げました。ポータブル・スティミュラスは、この進化における次の大きなステップです。

ポータブル・スティミュラスの背後にある考え方は、検証の意図を1つ指定するだけで、検証とバリデーションのあらゆる側面を制御できるというものです。このような手法がなければ、手作業が大量に発生します。Universal Verification Methodology (UVM)により、プロジェクト間でIP/ブロック・テストベンチとテストを再利用することが容易になりました。これは重要な機能ですが、それだけでは十分ではありません。

UVM以上のものが必要

UVMには多くの利点がありますが、検証エンジニアはサブシステムまたはチップ全体にIPレベルのテストベンチを適応させるために多大な労力を費やす必要があります。デザイン階層の高いレベルで直接再利用できるテストベンチはごくわずかです。組み込みプログラマは、IPに対して同じ操作(意図した機能を実行するためのコンフィグレーションの設定や制御など)を多数実行するためにC/C++コードを記述する必要があります。

テストベンチと組み込みコードはプレ・シリコン検証で一緒に実行されますが、このシミュレーションのコンポーネントを結び付けるにはかなりの手作業が必要です。UVMモデルとコードの両方を調整して、必要なテストを実行し、結果を確認する必要があります。チップ仕様が変更されるたびに、検証とバリデーションのプロセス全体を繰り返す必要があります。

最後に、チップがファウンドリから納品された後、ポスト・シリコン検証が実行されますが、この時点ではテストベンチはまったく存在せず、ドライバとファームウェアを開発するために、組み込みコードをプレシリコン・バージョンから変更しなければならないことがよくあります。最終的な結果は、プロジェクト・チームが同じ機能を何度もコーディングすることになり、再利用されることは極めて限定的です。

ポータブル・スティミュラスが救世主となる

ポータブル・スティミュラスは、まさにこれらの問題を解決するために発明されました。コンセプトはEDAツールがUVMテストベンチ、モデル、テスト、およびC/C++やその他の言語で記述された組み込みソフトウェアを生成できるようにすることです。いくつかの先駆的なポータブル・スティミュラス・ツールが大規模なチップ・プロジェクトで成功した後、標準化に対する業界の関心が高まりました。

SystemVerilogやその他の多くの標準を開発したAccellera Systems Initiativeは、この新しい課題に取り組みました。2018年6月、Portable Stimulus Standard (PSS)の最初のバージョンをリリースしました。PSS 2.1が2022年にリリースされ、Portable Stimulus Working Group (PSWG)は標準の進化に積極的に取り組んでいます。AgnisysはPSWGのメンバであり、この標準化を注視しています。

PSSは、検証目的の抽象的で移植可能な仕様と、ブロックからシステムまで「垂直」に、シミュレーションからシリコンまで「水平」に機能するテストの自動生成を可能にします。以下の図は、Accelleraが作成した図でこの移植性を示しています。EDAツールはPSSモデルを読み取り、選択された階層レベルとターゲット・プラットフォーム向けのテストを生成します。

Agnisysは革新的なPSSコンパイラを提供

PSSは検証のさまざまな側面を規定しますが、Agnisysが提供するソリューションに特に関連のある領域が2つあります。IPまたはチップ設計内のアーキテクチャ的に見えるレジスタと、これらのレジスタを設定し、プログラムするシーケンスの両方をPSSで指定できます。検証エンジニアと組み込みプログラマは、レジスタとシーケンスを手作業で個別に定義する必要がなくなります。

PSSは、Agnisys IDesignSpec™ファミリの、仕様自動化ソリューションで受け入れられる多くの入力言語1つです。Agnisys PSSコンパイラは、レジスタおよびシーケンス仕様に必要なすべての構造を処理することで、PSSをサポートします。IDS-Validate™には、PSSコンパイラと、広く採用されているVisual Studio (VS) Codeプラットフォーム上に構築されたインテリジェントPSSエディタの両方が含まれています。

PSSコンパイラは、レジスタとシーケンスのPSSモデルを使用して、AgnisysユーザがUVMテストベンチ、レジスタ抽象化レイヤ(RAL)モデル、および検証とプレ・シリコン検証用のテストを自動生成します。プレ・シリコン検証とポスト・シリコン検証では、IPまたはデザイン内の組み込みプロセッサで実行されるC/C++テストを生成します。

生成されるテストは、水平方向には高レベルのアーキテクチャ・シミュレーションからブリングアップ・ラボの実シリコンまで、垂直方向にはIPブロックから完全なシステムまで及びます。ユーザはレジスタ・ブロック上でUVMシミュレーションをスタンドアロンで実行し、ブリングアップ・ラボのマルチチップ・ボード上で対応する組み込みテストを実行できます。再コーディングは不要で、すべてのファイルの生成に同じPSSモデルが使用されます

Agnisysは独自のメリットを提供

Agnisysは、純粋なPSSツールよりもはるかに多くのファイルを生成します。これには、論理合成可能なRTL、レジスタ・タイプに適したテストベンチ、エンド・ユーザ向けドキュメントが含まれます。IP-XCATやSystemRDLなどのすべての標準レジスタ・フォーマットも生成できます。

IDesignSpec Suiteは、テスト自動生成のためにレジスタとシーケンスを指定するためのさまざまな方法をユーザに提供します。ユーザは、PSSと他の形式のレジスタとシーケンス仕様を混在させることができます。IDS-Validateは、SystemVerilog/UVMとC/C++の両方に対して、生成されたテストにそれらを自動的にマージできます。

IDS-Validateは長年にわたり、単一の仕様からテストベンチと組み込みコードの両方を生成してきたため、Agnisysはポータブル・スティミュラスの業界の先駆者の1社です入力フォーマット出力フォーマットの両方でPSSをサポートすることにより、Agnisysはこの最先端の規格のすべての利点を活用しているだけでなく、他のPSSベースのEDAツールとの相互運用でも実現しています。

Agnisys + PSS = The Answer

検証とバリデーションは、チップまたはIPプロジェクトのスケジュールとコストの大きな割合を占めています。PSSは、さまざまな方法で活用できる抽象的でポータブルな仕様によって大変役に立ちます。Agnisysは、レジスタとシーケンスのPSSをサポートする、堅牢で実績のある仕様自動化ソリューションを提供します。この組み合わせは業界では他に類を見ません。Visual Studioマーケットプレイスを表示するには、ここをクリックしてください。

SoC設計

最新のシステム・オン・チップ(SoC)デバイスの開発はさまざまな点で困難ですが、その始まりはデザインです。デザインがなければ、検証、プログラミング、またはバリデーションするものがありません。デザインはRTL記述から始まり、論理合成およびレイアウト・ツールによってゲートとトランジスタに変換され、最終的にシリコンで製造されます。

すべてはIPから始まる

数百、数千人の設計者を擁するチームであっても、今日の巨大で複雑なSoCをゼロから設計することはできません。たとえそのようなアプローチが可能であったとしても、コストがかかりすぎて、厳しい市場投入までの時間(TTM: Time to Market)要件を満たすことができません。現代のSoCでは、RTLブロックの90%以上が以前のプロジェクトから再利用されているか、IPプロバイダからライセンス供与されている場合がほとんどです。

商用IPを使用すると、RTL設計者は、共通設計ブロックをゼロから作る必要がなく、製品の差別化を実現する部分の設計に集中することができます。しかし、商用IPには制限が多すぎます。多くの規格には、データ幅、オプション機能、カスタム拡張の規定などの選択肢がありますが全てを満足する商用IPは多くはありません。

結局のところ、IPはコンフィグレーション可能かつカスタマイズ可能である必要があります。これにより、最終的な機能やチップの潜在的な市場を制限することなく、スケジュールとコストの削減という点で望ましいメリットがもたらされます。設計者は、手作業で編集することなく、設計パラメータを変更したり、適用可能なオプションを選択したり、IPに独自の技術を追加できる必要があります。

IDS-IPGen: コンフィグレーション可能でカスタマイズ可能なIP生成

IDesignSpec™ Suiteの一部であるIDS-IPGen™を使用することでIP生成を簡素化し、設計者がカスタムでコンフィグレーション可能なRTL IPブロックを作成できます。これにより、特定のアプリケーションのニーズに合わせてIPを簡単にカスタマイズできます。

IDS-IPGenを使用すると、設計者は直感的なグラフィカル・インタフェースを使用して、バス幅、ポート番号、オプション機能などの主要な属性をカスタマイズできます。要件が変更された場合は、更新された仕様でIPを再生成するだけです。

IDS-IPGenで生成されたブロックの多くは業界標準に準拠しているため、詳細な専門知識が不要になります。サポートされているIPには、AES、DMA、GPIO、I2C、I2S、PIC、PWM、SPI、Timer、UARTなどがあります。

カスタムIPと独自のデザインのサポート

市販のIPブロックは多くのSoCの基盤を形成しますが、差別化はカスタムIPによって実現されます。IDS-IPGenはFSMの生成を効率化し、IDesignSpec GDIとIDS-Batch CLIはレジスタとメモリを処理します。これらはすべて、シミュレーションと合成用の合成可能なRTLとして扱われます。

SoCにはハードウェアとソフトウェアの両方が必要なため、IDesignSpec Suiteは検証用のUVMシーケンスと検証およびソフトウェア開発用のC/C++コードも生成し、設計フロー全体にわたってシームレスな統合を保証します。

IPブロックを接続するのは面倒

SoCには数百または数千のブロックが含まれており、そのほとんどは何度もコピーされます。RTL設計の最終段階では、これらすべてのブロックをフルチップ・レベルで接続する必要がありますが、手作業での接続は面倒で時間がかかり、バグが発生する可能性もあります。平均100個のポートを持つ400個のブロック・インスタンスを持つチップでは、40,000もの接続が必要です。

シグナルはリーフ・レベルのブロックからトップ・レベルへ、そして他のリーフ・ブロックへと、何十もの接続と名前の変更を繰り返しながら伝搬されます。シグナル名が似ていると問題が悪化します。複数のブロックのインスタンスが、接頭辞や接尾辞だけが異なるシグナル名に接続するのが一般的です。手作業で接続するときには、これらすべてを念頭に置くことは不可能です。

IPブロックやレジスタの仕様と同様に、トップ・レベルの接続仕様は、設計や要件が進むにつれて、プロジェクトの過程で何度も変更されます。大規模なSoCで多数のインスタンスが含まれている場合、ほんの数ブロックを変更するだけで波及効果が大きくなる可能性があります。手作業によるRTL編集は、もはや受け入れられるアプローチではありません。

IDS-Integrate: SoC設計のIPインテグレーションを自動化

IDS-Integrate™は、完全なSoCへのIPブロックの統合を簡素化および自動化します。バス、インタフェース、またはワイヤを使用して効率的にIPを結合し、設計全体でシームレスな接続を保証します。

主な機能

自動IP接続: 事前定義されたルールを使用してIPを接続し、手作業の労力を削減
インテリジェントなネーミング・マッピング: 同一または類似の名前を持つポートをマッチングさせ、手間のかからない結線を実現
バスとインタフェースの扱い: 必要に応じて、アグリゲータ、ブリッジ(AHBからAPB、AXIからAPB)、およびマルチプレクサを自動生成
階層管理: 最適な構成のためにデザインの再構築、フラット化、または分割
マルチフォーマット・サポート: IP-XACT、SystemRDL、RTL、サード・パーティIPをサポート
スクリプトとAPIの統合: Tcl、Python、Java、またはC++ APIを使用して接続を定義

IDS-Integrateを使用すると、設計者は、構造化されたスケーラブルなアーキテクチャを確保しながら、完全なSoCをより早く、より少ないエラーで組み立てることができます。

AgnisysがSoC設計を自動化

ますます大規模で複雑化するSoCの厳しいTTM要件を満たすために、設計者はすべてのRTLブロックを手作業で記述して相互接続することはできなくなりました。Agnisysは、正しいRTLデザインと、検証、バリデーション、ソフトウェアに役立つファイルを生成する仕様自動化ソリューションを提供しています。この自動化の利点は、仕様が変更されるたびに再生成可能な点です。その結果、少ないリソースと、信頼性の向上によって、迅速なチップ開発が可能になります。

SystemRDL

現代のシステム・オン・チップ(SoC)設計は、人工知能(AI)、高性能コンピューティング(HPC)、自律走行車、スマートフォンなど、最も要求の厳しいすべてのアプリケーションに不可欠です。これらの多様なチップをサポートするために、さまざまなアーキテクチャ、プロセッサ、バス・プロトコル、IPブロックが利用可能です。ただし、すべてのアプリケーションに共通する重要な設計コンポーネントが1つあります。それは、システム・レジスタ記述言語(SystemRDL)標準を使用して指定できるプログラム可能なレジスタです。

レジスタはどこにでもある

レジスタはすべてのチップの基本的な設計要素の1つですが、プログラム可能なレジスタは特に重要です。アーキテクチャ・レジスタ/アーキテクチャ・ビジブル・レジスタおよび制御/ステータス・レジスタ(CSR)とも呼ばれるレジスタは、システムのメモリ空間にマッピングされ、プロセッサからアクセスできます。そのため、レジスタはデザインのハードウェア・ソフトウェア・インタフェース(HSI)を定義します。プログラマは、アプリケーション・プログラミング・インタフェース(API)を使用してレジスタへの書き込みとレジスタからの読み取りを行います。

オペレーティング・システムとアプリケーションは通常、レジスタに直接アクセスしません。この機能は、通常、ドライバ、割り込みサービス・ルーチン、組み込みプログラム、およびその他の低レベル・ソフトウェアによって実現されます。このコードは、システム起動時にレジスタを初期化し、設定し、目的のシステム操作を実行するようにプログラミングし、結果とステータスを収集する役割を担います。レジスタは、グループ、配列、サブレジスタ、ビット・フィールド、読み取り専用ビットなどの特別な属性など、非常に複雑で階層的になることがあります。

プログラム可能なレジスタは、従来、全体的な設計仕様の一部として自然言語で定義されていました。当然、自然言語は担当者によって解釈が異なるため誤解を招くことになります。RTL設計者、検証およびバリデーション・エンジニア、組み込みプログラマ、ユーザ・ドキュメントを作成するテクニカル・ライタなど、多くのSoCチームがこの仕様を読んでレジスタを扱う必要がありますが、解釈に矛盾があると、バグが発生し、プロジェクトのスケジュールが遅れる原因になります。

SystemRDLの役割

正確で明確なレジスタ仕様の必要性を認識したSPIRITコンソーシアム内のグループは、まさにこの目的のためにSystemRDL規格を定義しました。SPIRITは現在Accellera Systems Initiativeの一部であり、SystemRDLは複雑なデジタル・システムの設計と開発において生産性、品質、再利用性を向上させるために定義され、グループ内や、企業、コンソーシアム間でIPを共有するために使用できます。

この規格でレジスタを指定することによる主な利点は2つあります。1つは「ゴールデン」ソースが1つであること、もう1つはEDAツールが必要とするファイルの多くを自動生成できることです。これにより、すべてのレジスタ表現の一貫性が確保されます。レジスタ定義は、IPまたはSoCプロジェクトの過程で、設計が進むにつれて何度も変更されます。複数のファイルを手作業で編集してさらに不整合を生じさせるよりも、SystemRDLを更新してすべてのファイルを再生成する方が簡単です。

SystemRDLの概要

設計者やアーキテクトは、SystemRDLを使用して、レジスタ(およびメモリ)とそのプロパティを、人間とEDAツールの両方で読み取り可能な簡潔な形式で記述します。各レジスタの属性には、ビット幅、レジスタ内のフィールド、各フィールドのビット数が含まれます。レジスタ定義には、匿名(anonymous)と定義の2つの形式があります。後者の場合、レジスタは1回定義すれば、SystemRDL仕様内で複数回インスタンス化できます。

匿名(anonymous)定義の例

SystemRDLは階層構造をサポートしており、ネストされたモジュールとサブレジスタを含む複雑なレジスタ・マップの指定が可能です。ユーザは、レジスタとレジスタ・ファイル・インスタンスの論理グループであるレジスタ・ファイルを定義できます。また、アドレス・コンポーネント・マップも定義できます。アドレス・コンポーネント・マップでは、各addrmapにレジスタ、レジスタ・ファイル、メモリ、またはその他のアドレス・マップが含まれ、すべてが仮想アドレスまたは最終アドレスに割り当てられます。前述のように、プログラム可能なレジスタは、ソフトウェアがアクセスできるようにメモリにマッピングする必要があります。

Agnisys SystemRDL Compiler

仕様自動化ソリューションのAgnisys IDesignSpec™ Suiteは、SystemRDLを含む多くの標準言語とフォーマットをサポートしています。Agnisys SystemRDL Compilerは仕様を読み取り、合成可能なRTL、C/C++コード、Universal Verification Methodology (UVM)テストベンチとテスト、検証テストベンチとテスト、およびドキュメントを自動生成します。コンパイラは、SystemRDL標準で概説されているすべてのルールと追加の独自のチェックを含む、幅広い意味的チェックとシンタックス・チェックを実行します。

SystemRDLコンパイラは、エイリアス、カウンタ、割り込みレジスタのみを定義する標準のベースラインをはるかに超える特殊なレジスタ・タイプの定義を可能にします。SystemRDL Compilerは、ユーザ定義プロパティ(UDP)を通じて、lock、alternate、trigger-buffer、shadow、indirect、FIFO、read-only/write-onlyペア、paged、virtual、multi-dimensional、wide、triple module redundancy (TMR)、accumulatorレジスタなどの定義もサポートします。

Agnisys SystemRDL Compilerは、生成された出力ファイルをカスタマイズするために、400を超えるUDPプロパティをサポートしています。生成されたRTLデザインにはクロック・ドメイン・クロッシング(CDC)ロジック、ブロック・アグリゲーション・ロジック、標準バスへのインタフェース、低電力設計機能、セキュリティ機能、パリティ、エラー訂正コード(ECC)、巡回冗長検査(CRC)、スニファなどの機能安全構造など、レジスタ以外にも多くの機能を含めることができます。生成されたUVM検証テストベンチの機能には、カバレッジ、カスタマイズされたクラス名、カスタム・コードなどがあります。

Agnisys SystemRDL Editor

Agnisysは、SystemRDL仕様の意味的チェックと構文チェックに加えて、効率的かつ正確に記述しやすくするための専用のテキスト・エディタを提供しています。主な機能は次のとおりです。

copy、paste、select all、findなどの基本的な機能
読みやすさとメンテナンス性を向上させる自動インデント
コンポーネントの理解を助けるキーワードと構文のハイライト表示
インテリジェントで文脈に応じたSystemRDLプロパティのヒント(提案)
パラメータの有無にかかわらずテンプレートのヒントと挿入が可能
SystemRDL構文エラーの強調表示。
パラメータのオーバーライド、動的割り当て、ストライド構文の完全なサポート
長くて複雑なコード・セグメントを折りたたんだり展開したりできるコード折りたたみ
使用方法の説明とドキュメント・リンクを含むすべてのUDPプロパティのサポート

まとめ

プログラム可能なレジスタは、SoC設計のコンフィグレーションと操作に不可欠です。SystemRDL標準は、これらのレジスタを明確で曖昧のない方法で指定する方法の１つです。AgnisysはSystemRDL Compilerはこの規格を完全にサポートしています。IDesignSpec Suiteは、比類のない範囲の特殊レジスタ・タイプをサポートし、設計、プログラミング、検証、バリデーション、およびドキュメント化に必要なすべてのレジスタ関連ファイルを自動生成します。これにより、IPまたはSoCプロジェクトの過程で膨大な時間とリソースを大幅に節約できます。Visual Studioマーケットプレイスを表示するには、ここをクリックしてください。

UVM REGISTER MODEL

Universal Verification Methodology (UVM)規格は、チップとIPの設計検証プロセスを定義します。UVMのテストベンチとモデルは検証のさまざまな側面に不可欠であり、この規格には特定のタスクを支援するために設計された多くの機能があります。その1つが、デザイン内のレジスタ検証です。

UVMはハードウェア検証に不可欠

巨大で複雑なIPおよびシステム・オン・チップ(SoC)設計では、チップを製造する前に徹底的な検証が必要です。設計者による最小限のテストだけを行って、チップが使用可能になってからテストするというアプローチは、チップのリスピンに非常にコストがかかるため、現実的ではありません。最新の手法を使用する専用の検証チームが必要です。

SystemVerilog言語は、制約付きランダム検証と機能カバレッジを可能にして、自動テストの有効性を評価する構造を備えたソリューションの基礎部分を提供します。これは標準規格であるため、多くEDAツールでサポートされており、UVM検証環境はEDAベンダ間で移植可能です。

2番目の部分はUVMです。これはSystemVerilogをベースにした標準化された検証手法であり、ビルディング・ブロック・ライブラリを提供し、テスト、モデル、テストベンチの構造を定義します。オブジェクト指向により、幅広いプロジェクトで使用できるようにベース・クラス・ライブラリとメソッドの標準セットを拡張することで、すべてのチームが高度な検証をできるようになります。

レジスタ検証は必須

IPおよびSoC設計には、ハードウェア・ソフトウェア・インタフェース(HSI)の一部であるメモリ・マップド・レジスタが多数含まれています。これにより、ドライバと組み込みソフトウェアは、ステータスを受け取りながらデザインをコンフィグレーションおよび制御できます。RTLデザインのレジスタが期待どおりに動作することを確認することは、プレ・シリコン検証の重要な部分です。

レジスタ検証の例として、UVMテストでは、デザイン内の各レジスタが読み書き可能であることをチェックし、おそらく「walking 0」および「walking 1」パターンを適用します。これらのテストでは、読み取り専用レジスタに書き込みができない、シャドウ・レジスタが常に一致するなどの、特定のレジスタ・タイプの意図された動作もチェックできます。

UVMはレジスタ検証のために、Register Abstraction Layer (RAL)が含まれています。UVM RALは、基本クラスとメソッドの標準ライブラリと、UVMテストベンチからレジスタにアクセスする労力を最小限に抑える一連のルールを提供します。

UVMはレジスタ検証に最適

RALクラスは、検証対象デザイン（DUV)内のメモリ・マップド・レジスタ用のオブジェクト指向モデルを作成するために使用されます。UVM RALは、ユーザ定義名を使用してDUVレジスタの読み書きを行うため高度な抽象化を提供します。レジスタへのアクセスは、RTLデザインのバス・インタフェースを介して行うことも、リード/ライト・メソッドを呼び出して個別に行うこともできます。

UVM RALは、DUVレジスタの検証に使用できる定義済みのテスト・ケースを含む、テスト・シーケンス・ライブラリを提供します。上図に示すように、これらのテストは、DUV入力に直接スティミュラスを適用する複雑なシーケンスで構成されています。モニタは、テストの最後にレジスタの内容をチェックし、値が予測/期待される結果と等しいことを確認します。

UVMライブラリ・レジスタ・クラスには組み込みのカバレッジ・モデルは含まれていませんが、ユーザ定義のカバレッジ・モデルのインスタンス化とサンプリングを制御するためのアプリケーション・プログラミング・インタフェース(API)が提供されています。これにより、検証チームはテストがデザインをどの程度実行したかを判断するために、機能カバレッジを確認することができます。

Agnisysは最高のUVM RALソリューションを提供します

Agnisys IDS-Verify™は、UVM RAL検証環境の生成を自動化し、手作業によるコーディングや手作業でのセットアップに比べて膨大な労力を削減します。プロセスは、デザイン内のレジスタ定義から始まります。IDS-Verifyは、階層レジスタ・ブロック、階層レジスタ・ファイル、任意の数のレジスタ、レジスタ内の任意の数のフィールド、フィールド内の任意の数のビットをサポートします。

Agnisysの標準化への取り組みは、レジスタを指定する多くの方法がサポートされていることを意味します。これらには、IP-XACTやSystemRDLなどのレジスタ定義言語が含まれます。グラフィカルな指定を好むユーザのために、AgnisysはMicrosoft Word、Microsoft Excel、OpenOfficeへのプラグインと強力なレジスタ・エディタを提供しています。

レジスタの仕様は、既存の標準記述を利用するか、フォームに入力するだけの簡単な作業です。IDS-Verifyは、単純な抽象入力ファイルから、レジスタ定義、インスタンス化、検証を行う複雑なSystemVerilog/UVMコードを生成します。また、標準UVMライブラリの「uvm_reg」基本クラスを拡張して、レジスタを定義する新しいクラスを生成します。

IDS-Verifyは他のソリューションを超える

UVM RALは標準であるため、多くのツールやベンダによってサポートされています。ただし、IDS-Verifyほど幅広く強力なソリューションは他にありません。現在、SoCおよびIP設計では、間接、インデックス、読み取り専用/書き込み専用、エイリアス、ロック、シャドウ、FIFO、バッファ、割り込み、カウンタ、ページ、仮想、外部、読み取り/書き込みペア、およびこれらの組み合わせなど、数百種類の特殊なレジスタ・タイプが使用されています。

IDS-Verifyは、これらの特殊なタイプのレジスタをすべてサポートし、各タイプの100%検証カバレッジに必要な特定のテストを生成します。また、メモリもサポートし、「uvm_mem」基本クラスを拡張して新しいクラスを生成し、検証環境でインスタンスしてテストを生成します。IDS-Verifyのその他の独自のUVM RAL機能には、次のものがあります。

複数のタイプのカバレッジ・モデルのサポート
2つのレジスタ・フィールドでのクロス・カバレッジのサポート
カスタム・カバレッジと制約の指定
エイリアス・レジスタのUVMコールバックの生成
RTLレジスタが更新されたときにUVMレジスタモデルを更新するための自動ミラーリング
UVM「factory」へのレジスタ・クラスとメモリ・クラスのオプション登録

Agnisysはあらゆる面をカバーします

UVMは、SoCおよびIPデザインを検証するための手法として幅広く受け入れられています。デザイン内のレジスタとメモリの検証は、このプロセスの重要な側面の1つです。IP-Verifyは、標準記述からすべてのファイルを生成し、比類のないUVM RAL自動化ソリューションを提供します。設計が進んでレジスタが変更されるたびに、ボタンを押すだけでUVM環境が再生成されます。

IDS-Verifyは、Agnisysの仕様自動化IDesignSpec™ Suiteの1つのコンポーネントにすぎません。ユーザは、レジスタ構成と検証、ハードウェア/ソフトウェア協調シミュレーション環境、レジスタ・ドキュメント、さらには実際のRTL用のC/C++テストも生成できます。IPおよびSoCレジスタの追加、検証、プログラミング、およびバリデーションにおいてこれより優れたソリューションは他にありません。