高速で新しいデザインIPは、低消費電力、低遅延、およびゲート数の削減を実現します。
カリフォルニア州サンノゼ 2020年2月18日：
デザインIPと検証IPにおいて豊富な実績と、高い信頼性をもつSmartDV™テクノロジは、DDR5およびLPDDR5 SDRAMコントローラの新規デザインIPをリリースしました。
最新のDDR5およびLPDDR5仕様に完全に準拠した高速で効率的なデザインIPは、低消費電力と低遅延を実現し、メモリ・インタフェースの帯域幅を増やすためにゲート数を削減しました。本IPは高性能コンピューティング、ネットワーキング、ウェアラブル、IoT、モバイルといった、複数のアプリケーションを対象としています。またユーザーのニーズに合わせて迅速にカスタマイズ可能です。
SmartDVのマネージング・ダイレクタDeepak Kumar Tala氏のコメント：
「SmartDVのDDR5およびLPDDR5デザインIPは、DDR5およびLPDDR5の仕様に完全準拠し、より高いメモリ帯域幅の要件と、効率的なデータ・スループットを実現可能にします」
＊SmartDVのDDR5およびLPDDR5デザインIP（緑色のボックス）は、低消費電力と低遅延、ゲート数の削減によってメモリ・インタフェース帯域幅を増加。
SmartDVのDDR5デザインIPはJESD79-5 Rev095、LPDDR5デザインIPはESD209-5 LPDDR5にそれぞれ準拠しています。
また両方ともDFI5.0と互換性があり、AHB、APB、OCP、TileLink、Wishbone、VCI、およびAvalon PLBといった、さまざまなホストバス・インタフェースをサポートします。
またオープンで柔軟なアーキテクチャにより、カスタムバス・インタフェースへの接続も可能です。
SmartDVは、3月2日（月）に開催されたDVCon Expoとレセプション（ブース＃304）に出展いたしました。
データシートまたは詳細情報、デモンストレーションのご要望、価格のご相談等ございましたら、下記までお気兼ねなくご連絡ください。
ネクストリーム営業部：nextream_sales@nextream-local-site-2022-jan.local
SmartDV DDR5およびLPDDR5デザインIPは、ASIC、SoC、およびFPGAに実装可能なソフトデザインIPとして、RTLおよび包括的なテスト・スイートが提供されます。
SmartDVについて
デザインIPと検証IPにおいて豊富な実績と高い信頼性をもつSmartDV™テクノロジは、250名を超えるASIC、SoC向け設計・検証エンジニアによる、最高の顧客サービスを提供しています。SmartDVはシミュレーション、エミュレーション、FPGAプロトタイピング、ポストシリコン・バリデーション、フォーマル検証、およびRISC-V CPU検証向けに、高品質な標準プロトコル準拠のデザイン/検証IPを提供しています。またこれらのデザイン/検証IPは、顧客のデザイン向けに迅速にカスタマイズ可能です。
豊富な実績と高い信頼性をもつデザイン/検証IPはネットワーク、ストレージ、自動車、バス、MIPIおよびディスプレイチップ・プロジェクト等、グローバルなエレクトロニクス業界において数百件もの実績があります。
SmartDVの本社所在地はインドのバンガロール、および米国カリフォルニア州サンノゼです。