SmartDV SoC、ASIC、または FPGA 向けに、広範囲にわたる最適な900種以上の検証IP・デザイン をまたお客様固有のニーズに合わせて、IPを迅速かつ確実にカスタマイズします。
他のIP ベンダが提供している画一的なIPではなく、要求仕様に合わせてカスタマイズ可能なSmartDVの IP をご活用下さい。
SmartDV Product Directoryプロダクト
Verification IPs
ASIC/SoC設計検証における豊富な経験と高水準検証言語（HVL）の能力を活用して、検証コンポーネントを開発します。SmartDVの検証コンポーネントは、HVLに基づく標準インターフェースのための、コンフィギュラブルで再利用可能なプラグアンドプレイ検証ソリューションです。現在、SystemVerilog、Vera、SystemC、Specman E、Verilogをサポートしています。すべてのVIPは、SystemVerilog VMM、RVM、AVM、OVM、UVM、Verilog、SystemC、VERA、Specman E、および非標準の検証環境でネイティブにサポートされています。
すべての検証用IPには、高度なコマンド、コンフィギュレーション、ステータスレポートインターフェースが付属しています。
使用とデバッグは非常に簡単です。検証用IPの記述には多くの自動化を使用しているため、検証用IPの開発時間は非常に効率的で迅速です。以下にリストアップされていない検証用IPが必要な場合は、お知らせください。迅速に開発いたします。
SWmartDVの検証用IPをご利用いただいているお客様は100社を超えます。
MIPI Verification IPs
- Networking and SOC Verification IPs
- Automotive And Serial Bus Verification IPs
- Storage And Video Verification IPs
Memory Models
ASIC/SoC設計検証における豊富な経験と、高水準検証言語（HVL）およびエミュレータの能力を活用し、Veloce/Palladium/ZebuおよびあらゆるカスタムFPGAプラットフォームで動作する合成可能なトランザクタ（エミュレーションモデル）です。
SmartDVの合成可能なトランザクタ（エミュレーション・モデル）は、HVLに基づく標準インターフェースのための、構成可能で再利用可能なプラグアンドプレイ検証ソリューションです。現在、合成可能なトランザクタ（エミュレーション・モデル）を制御するためのUVM/OVM/SystemVerilog/SystemC/Cインターフェイスで、合成可能なトランザクタのVerilogをサポートしています。全ての合成可能トランザクタ(エミュレーションモデル)は、SmartDVのVIPと同じ機能を持ち、優れたパフォーマンスを発揮するように開発されています。
すべての合成可能トランザクタ（エミュレーションモデル）には、高度なコマンド、設定、ステータス報告インターフェースが付属しています。使用とデバッグは非常に簡単です。合成可能なトランザクタ(エミュレーションモデル)を書くために多くの自動化を使用しているので、合成可能なトランザクタ(エミュレーションモデル)の開発時間は非常に効率的で高速です。以下にリストされていない合成可能トランザクタ（エミュレーションモデル）が必要な場合は、お知らせください。私たちはあなたのためにそれを非常に速く開発することができます。
ASIC/SoC設計検証における豊富な経験と、高水準検証言語（HVL）およびフォーマル検証の能力を活用して、フォーマル検証IP（Assertion IP）を開発しています。SmartDVのフォーマル検証IP（Assertion IP）は、コンフィギュラブルで再利用可能なプラグアンドプレイ検証ソリューションで、標準的なインターフェイスに対応しています。現在、形式検証IP（アサーションIP）はSystemVerilogをサポートしています。
すべてのフォーマル検証IP（アサーションIP）には、高度なコンフィギュレーションとカバレッジ・レポート・インターフェースが付属しています。使用とデバッグは非常に簡単です。形式検証IP (Assertion IP)の記述には多くの自動化を使用しているため、形式検証IP (Assertion IP)の開発時間は非常に効率的で速くなります。下記のリストにない形式検証IP（アサーションIP）が必要な場合は、お知らせください。迅速に開発いたします。
Networking and SOC Assertion IPs
- DDR SDRAM Memory Assertion IPs
- Low Power Memory Assertion IPs
- Graphics Memory Assertion IPs
- High Bandwidth Memory Assertion IPs
- SDRAM Memory Assertion IPs
- DFI Assertion IPs
ASIC/SoC設計における豊富な経験と、VerilogやVHDL、複雑なSOCシリコン・バリデーションにおける能力を活かして、ポスト・シリコン・バリデーションIP（PSVIP）を開発します。
SMartDVのPSVIPは、コンフィギュラブルで再利用可能な標準インターフェース用のプラグアンドプレイ・ソリューションです。PSVIPには、高度なコンフィギュレーション、エラーインジェクション、ステータスレポートインターフェースが付属しています。
お客様が複数のASICをテープアウトしたのと同じ検証用IPを使用してPSVIPを検証します。
また、各PSVIPをFPGAプラットフォーム上でテストします。当社はPSVIPの記述に多くの自動化を使用しているため、PSVIPの開発時間は非常に効率的で高速です。もし下記のリストにないPSVIPが必要であれば、お知らせください。迅速に開発いたします。
- MIPI Post Silicon Validation IPs
ASIC/SoC設計における豊富な経験とVerilogおよびVHDLに関する能力を活用して、デザインコンポーネントを開発します。
SmartDVのデザイン・コンポーネントは、VerilogとVHDLをベースとした標準インターフェースのためのコンフィギュラブルで再利用可能なプラグアンドプレイ設計ソリューションです。すべてのデザイン・コンポーネントは、高度なコンフィギュレーションとステータス・レポート・インターフェースを備えています。
設計コンポーネントはすべて、SmartDVの検証用IPを使用して検証されており、SMartDVの顧客によって複数のASICのテープアウトに使用されています。
また、各設計IPはFPGAプラットフォームでテストされています。設計IPの記述に多くの自動化を使用しているため、設計IPの開発にかかる時間は非常に効率的で迅速です。下記のリストにないデザインIPが必要な場合、お知らせください。迅速に開発いたします。
DDR Controller Design IPs
- Ethernet Design IPs
- Serial Bus Design IPs
- Audio Video Design IPs
- MIPI Design IPs
- Automotive Design IPs
- Bridge Design IPs
- DMA Controller Design IPs
- Flash Controller Design IPs
- High Speed Design IPs