プロダクト
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Videos | Blue Pearl Software Inc.
■Analyze RTL™
図：Analyze RTL™ : RTL解析レポート
図：Analyze RTL™ : 有限ステート・マシン表示
図：Analyze RTL™ : スケマティック表示
概要
ASICやFPGAには、メモリ、トランシーバ、サードパーティIP、プロセッサ・コアなど、数百万のゲートがあり、シミュレーションによるデバッグを設計後期に行うとデバッグに時間がかかり、より複雑なものになってしまいます。
BluePearlでは、シミュレーション前、合成前、チップを焼く前の検証や、デバッグ時間を短縮するために、問題を迅速に特定できる検証ツールを提供しています。
特長
・IEEE Verilog/System Verilog & VHDL言語仕様準拠
・ユーザが利用するルールを設定可能な、標準チェック、STARC、AMD/Xilinx UltraFast Design Methodology for Vivado、Intel/Altera Quartus II Best Practicesをサポート
・デバッグを効率化するGUI：統合された各種ビューア（RTLエディタ、スケマティック エディタ、メッセージ・ビューア）
・デバッグ・メッセージの並べ替え、フィルタリング、Waiver等が容易で、エラーやワーニングをピンポイントで特定可能
・フローの自動化、コマンドライン・インタフェース（CLI）、再利用可能なWaiverファイル
・セットアップ・ウィザードによる学習時間の短縮
設計上の問題を迅速に特定
Visual Verification Environment を使用すると、Analyze RTL™ ツールのユーザは、インテリジェントなソートとメッセージ フィルタリングを使用して、設計上の問題を迅速にデバッグできます。主な機能には、低ノイズ、特定の設計スタイルに合わせたチェックのカスタマイズ、簡単なセットアップ、Waiverの移行などがあります。
高速なデザイン向けRTLチェック
設計の高速化を妨げるRTL記述を、可能な限り早期に発見することが重要です。
FPGAを用いて設計する場合、FPPGAはASICよりも制約が多いため、特定の構造が速度低下の原因となります。Analyze RTL™を用いることで合成や静的タイミング解析の結果を待たずして、ファンアウトの多いネット、深くネスティングされた 「if-then-else」ステートメント、過度に長いロジック・パス、不十分なリセット箇所を簡単に特定することができます。
Blue PearlのAnalyze RTLは使いやすく、広範な解析、そしてフォーマル検証の機能を、1つの高性能且つ大容量のデザインチェック・ソリューションとして統合しました。
Blue Pearlでは、強力なビルトイン・チェックとフォーマル解析のユニークな組み合わせにより、最も包括的で強力な静的デザイン・チェック機能を提供します。Blue Pearlを早期に導入することで、デザインの設計サイクル全ての段階で複雑なデザイン・エラーを排除し、従来のテストベンチ手法を用いて後からバグを発見する労力を大幅に削減することができます。
■CDC Analysis： Clock and Reset Domain Crossing Analysis
図：CDC Analysis : CDCレポート表示
概要
CDC Analysisは、クロック・ドメイン・クロッシング（CDC）とリセット・ドメイン・クロッシング（RDC）の問題を解析し、デバッグする機能を提供します。
CDC AnalysisにはCDCおよびRDC解析のために必要な機能、シームレスなCDCセットアップを容易にするためのAdvanced Clock Environment（ACE）、および包括的なデバッグ・ツールが付属されています。CDCと同様に、非同期RDCによって誘発されるメタスタビリティは、デジタル・シミュレーションではモデル化も網羅的にカバーすることもできません。静的解析は、大きな問題になる前に課題を発見し、排除するために、設計の初期段階において非常に重要です。
– 不適切なシンクロナイザやクロック・ドメインのグループ化を検出することにより、メタスタビリティを低減。
– FPGAクロック・ジェネレータとCDCの同期とリセットを特定
-CDC解析対象外のIPモデルに対応する”User Grey Cell”活用
– CDCおよびRDC同期の問題を理解しデバッグするためのレポートと、スケマティック ビューアを提供
簡単なセットアップ
Advanced Clock Environment（ACE）は、設計者が経験するさまざまなCDCセットアップのための問題を解決します。
ACEは、CDC解析を実行する前に使用します。ACEを使用することで、設計者はクロックが意図したドメインにあるかどうかを明確に確認でき、詳細なCDC解析を行う前に修正することができます。
– クロックとリセットの自動識別
-既存SDCを用いたクロック・ドメイン定義情報の入力
– クロックを伝搬するFPGAクロック・ジェネレーター・ブロックの理解
– 高度なクロック解析図
User Grey Cell (UGC)
一般的なフローでは、設計者は生成されたIPや合成不可能なIPをブラックボックス化しなければなりません。ブラックボックス化した結果得られるCDCとRDCの解析は不完全で、現場でメタスタビリティにつながる多くのCDCとRDCの問題を見つけることができません。Blue PearlのUser Grey Cell™ (UGC)を使うことで、境界部分におけるCDCとRDCの問題を特定することができます。Blue PearlにはベンダのUGCモデルが含まれています、またUGCはデータブックから簡単に作成できます。
図：CDC Analysis : “User Grey Cell” (UGC) エディタ
■Management Dashboard
図：Management Dashboard
概要
Management Dashboardは、ASIC、FPGA、IPのRTLデザイン・チェックとCDCチェックをリアルタイムに可視化し、進捗状況、リスク、デザイン全体を管理することで品質をより的確に評価可能にします。
Management Dashboardオプションは、RTL設計者、検証エンジニア、マネージャがRTL検証の進捗状況を視覚的に確認するために、ツールを実行するごとに、修正済みおよび未解決のエラー数、クロック・ドメイン・クロッシング（CDC）問題、Waiversに関するグラフィカルなレポートを提供します。デザイン・サインオフ・ダッシュボードは、コードが解析され、ユーザが定義した必須のルール・チェックをすべてパスしたことを確認するようにカスタマイズできます。
GUIフローとTclフローの両方で生成されたこれらのグラフィカル・レポートは、カスタマイズすることができ、ドキュメント化したりデザイン・レビューで使用したりすることが可能です。
機能
・RTL設計・検証の進捗状況をリアルタイムに可視化するために、日ごとおよび実行ごとに各種メッセージ、CDC結果、およびWaiverを監視し、ログに記録する機能。
・エラー、ワーニング、コメント、情報の省略や表示など、レポートのカスタマイズが可能。
・インタラクティブ実行とバッチ実行の両方で動作できるため、個々の設計に合わせて使い分けが可能。
・Microsoft Officeツール向けに簡単にエクスポートできるため、ドキュメントや標準レポートに含めることで、プログラムの更新やデザイン・レビューに最適。
・WindowsとLinuxの両OSで動作
時間とリスク管理
設計サイクルの進捗状況を視覚的に把握することで、設計者とマネージャは検証の進捗状況を追跡し、監視することができます。Management Dashboardは、日ごと、ツールを実行するごとの進捗を追跡し、より正確なスケジュール予測と設計サイクル終了までの見積りを可能にします。プロジェクトの状況がリアルタイムに表示されるため、ユーザは修正済み、Waive済み、まだ作業が必要な箇所を簡単に確認できます。
レポートはGUIとTclの両方で生成でき、Microsoft Office ツールに簡単にエクスポートできるため、デザイン・レビューのための文書化が迅速かつ容易になります。
メタスタビリティの回避
同期されていないCDCは、深刻な問題を引き起こす可能性があるにもかかわらずデバッグが困難です。
CDCダッシュボードはデザイン内のCDC数をリアルタイムに更新し、同期されているかどうかをレポートします。
ツール実行ごとの結果比較により、トラッキングを簡単かつ迅速に行うことができます。
Visual Verification Suiteの主な機能として、Advanced Clock EnvironmentとCDC解析が挙げられます。これらは、クロックの非同期が原因で発生するデザイン内の潜在的なメタスタビリティ問題をピンポイントで特定します。CDCダッシュボード・ビューでは、RTL設計者、検証エンジニア、マネージャがこれらの問題の進捗状況を確認することができ、適用された同期の種類や、ユーザによって問題が解決されたかどうかをリアルタイムで可視化できます。
何がWaiveされたかを理解する
偶発的または意図的に重要な問題をWaiveすると、シリコンが動作しなくなる可能性があります。
Waiverダッシュボードは、すべてのWaiveを可視化することで、それらが本当に問題でないか確認出来ます。
設計が検証のどの段階にあるかを理解する鍵は、何がMust FixまたはWill Not FixとしてWaiveされたかを知ることです。ユーザが最初に問題をWaiveする正当な理由があったとしても、検証のサインオフに至るには、すべてのMust Fixの問題に対処する必要があります。重要な問題が、必要な可視性と説明責任なしに検証を通過することがないようにするため、デザイン・レビューにおいてWaiversダッシュボードは非常に重要です。
サインオフ検証の実現
各社固有のRTLサインオフ・ルールを簡単に設定できるサインオフ・レポート。
自社固有のデザイン・ルール・チェック用にカスタマイズ可能。
ユーザ定義のデザイン・サインオフ基準の設定。
デザイン・サインオフ・ダッシュボードでは、どのチェックが実行され、それがパスしたかどうかの詳細を確認できます。サインオフ基準を簡単にカスタマイズできるため、ユーザはサインオフを完了する前にどのルール・チェックを実行し、パスしなければならないかを選択できます。複数のサインオフ基準セットを使用できるため、設計者はデザインが「クリーンな」RTLのための各社のポリシーに準拠していることを確信できます。
■Automatic SDC Generation
図：SDCオプション： フォルス・パス表示
概要
ASICやFPGAには多くのフォルス・パスやマルチサイクル・パスがあり、タイミング目標を達成するために合成ツールや配置配線ツールが最適化を行います。
これらのクリティカル・パスのタイミングがメットしない原因となり、実行時間とシステム・メモリを浪費します。フォルス・パス制約を追加することで、合成ツールはデザインにとってより良い結果をもたらす必要なパスのみに取り組むことができます。
Blue Pearlは、デザイン変更後にフォルス・パスを自動生成します。
典型的なデザインでは、かなりの数のフォルス・パスやマルチサイクル・パスが存在する可能性があり、それらのすべてを合成ツールや配置配線ツールに渡すことは、これらのツールにとって非常に大きな負担となります。
特長
・高速なFSMおよび制御動作解析
・フォルス・パスとマルチサイクル・パスのシーケンシャルな解析
・以下のタイミング例外制約を生成します：
– クロック・ドメイン間にまたがる信号
– リセットおよび制約付き信号
– コンフィグレーション・レジスタ
– ファンクショナル・フォルス・パス（FP）
– マルチサイクル・パス（MCP）
– ブロック・ポートからサイクリック信号が発生するブロック・レベルのMCP
・異なるSDCファイルの制約を比較
・ブロック制約をトップレベル制約に移行
タイミング・クロージャの高速化
Blue PearlのSDCは自動的にタイミング例外、つまりフォルス・パスやマルチサイクル・パスを見つけ、その情報を合成ツールや配置配線ツールに提供します。タイミング・クロージャに役立つ他の機能として、最大ファンアウトチェック、if-then-elseの深さチェック、最長パスチェックといった機能があります。
重要な例外の検出
デザインには多くのフォルス・パスが存在します。タイミング例外制約として入力された場合、合成ツールはしばしば過剰なメモリを使ったり、実行時間が長くなったり、ある数値以上の制約を無視したりします。Blue Pearlには、静的タイミング解析ツールからクリティカル・パスのタイミング・レポートを入力する機能があり、フォルス・パスを生成しているデザインの選択領域を特定します。
■Advanced Clock Environment (ACE)
図：Advanced Clock Environment (ACE)表示
概要
Blue Pearl SoftwareのACEは、RTLデザインにおけるクロックと非同期クロック・ドメインの関係を視覚化する機能を提供することで、CDCメタスタビリティの解析を支援します。
Advanced Clock Environment (ACE)ツールは設計者が経験するCDCセットアップの問題を解決します。ACEはCDC解析を実行する前に使用します。ACEを使用することで、設計者はクロックが意図したドメインにあるかどうかを明確に確認でき、詳細なCDC解析を行う前に修正することができます。
CDC分析のための先進クロック環境（ACE）
Blue Pearl SoftwareのAdvanced Clock Environment（ACE）は、クロック間のデータパスをグラフィカルに表示し、クロックをクロック・ドメインにグループ化します。ACEを使用することで、設計者は特定クロックがデザイン内のシンクロナイザとどのように相互作用するかをより良く理解できます。
これにより、CDCメタスタビリティの原因となる、不適切なシンクロナイザやクロック・ドメインのグループ化を迅速に特定することができます。
機能
・クロック・ドメイン可視化
・SDCクロック制約の確認
・クロックとクロック・ドメインのグラフィカルな解析を自動生成
・推奨クロック・グループ化の検証
・CDC解析ツールで使用するSDCテンプレートの生成
■HDL Creator™
概要
Blue Pearl SoftwareのHDL Creatorは、複雑なFPGA、ASIC、IPデザインの生産性、予測可能性、コード品質を求めるRTLと、テストベンチをコーディングする両方の設計者に最適です。
HDL Creatorは、直感的で使いやすいエディタで、Analyze RTLやCDCと連携し、リアルタイムの構文およびスタイル・コード・チェック機能を提供します。
標準的なエディタとは異なり、HDL Creatorはリアルタイムに高度なファイル解析を行い、コンパイル依存関係や依存関係の欠落など、複雑な問題をコーディング中に検出して修正することを可能にします。さらに、HDL Creatorには高度なデザイン・ビューが用意されており、記述したコードの理解やデバッグを支援します。
図：HDL Creator
Youtube埋め込み
利点
HDL Creatorは、HDLのコーディング中に、リアルタイムで構文とスタイルをチェックするソース・コード・エディタです。エディタに期待される通常の機能に加え、HDL Creatorは2,000以上のリアルタイム・チェック機能を提供することで、コード開発を効率化するとともに、設計のやり直しにつながる一般的なコーディング・ミスを回避します。
・コード開発の高速化
・複雑なソース・コードを視覚化することで、既存コードの編集、読み取り、理解を効率化
・高品質なコード開発を保証
・コーディングの合理化