IDS-Integrate™スマートSoCアセンブリおよび自動チップ・パッケージング・ソリューション
- 数千のIPブロック(RTL、IP-XACT、SystemRDLなど)を接続して、トップレベルのSoCデザインをアセンブルしてパッケージ化
- AIを使用した、バス、インタフェース、またはワイヤによるIPの接続
- 階層構造によって、パーティション分割による階層の再構築/平坦化をサポート
- Python3、TCL、Java、C++ APIを使用してデータにアクセスし、自動化を向上
- すべてのSoC/IP関連データ(インターコネクト、SV、UPF、SDC、CDC、レジスタなど)を IDS-Integrate™のみで処理
- データ（XML、Excel、API）を取り込み、カスタマイズ可能なSoC関連ファイル（ドキュメント、テストベンチ、アサーション、SystemCモデルなど）を生成
仕様変更時に相互接続の整合性を自動的に維持
AgnisysのSoCアセンブリ・ソリューションは、SoCレベルのアセンブリと相互接続に仕様自動化手法を活用します。IDS-Integrateは、チップ全体の設計要件を満たす柔軟でカスタマイズ可能な環境を提供します。これにより、ユーザは仕様が変更されても相互接続の整合性を自動的に維持できます。
IDS-Integrateが開発プロセスを強化する方法
IDS-IntegrateはIDesignSpec GDIによって生成されたレジスタRTLデザインとIDS-IPGenによって生成されたIPブロックを完全に理解し、ブロックを相互接続するだけでなく、必要に応じてバス・マルチプレクサ、アグリゲータ、ブリッジ(AHBからAPB、AXIからAPB、AXI4-FullからAHB-Full)などのRTLコンポーネントやその他の配線用コンポーネントも生成します。
IDS-Integrateは、Agnisysによって生成されたデザインだけでなく、IP-XACT記述を持つサードパーティのIPブロックを処理でき、カスタム・デザイン・ブロックも処理可能です。ブロックの相互接続方法をTclまたはPythonで指定できます。これには、同一または類似の名前を持つブロック入力ポートと出力ポート間のインテリジェントなネーミング・マッピングのルールが含まれます。IDS-Integrateは、仕様に基づいて完全なトップレベルSoCをアセンブルします。
IDS-Integrate で実行できるアクション
- IDSで生成されたブロックをデザイン・ブロックに接続し、その周りにラッパーを作成
- IP-XACTコンポーネントを読み取り、既存のブロックと接続
- ブリッジを自動的にインスタンス化して、AHBバスをAPBスレーブに接続
- アグリゲータを自動的にインスタンス化して、複数のAHBブロックをAHBマスタに接続
- 深い階層内のブロックを数レベル上に移動
- 形式検証を使用した接続性チェックのためのSystemVerilogアサーション(SVA)の生成
IDS-Integrateのメリット
IDS-Integrateは、時間を節約し、「構築時に修正する」SoCデザインのための自動化された繰り返し可能なプロセスを提供します。次の方法で設計チームの生産性が向上します。
- RTLブロックを相互接続する際の手書きによるコーディング・エラーを排除
- ユーザの仕様確認を支援
- チップ階層をシンプルにナビゲートし、ブロックとその接続を直感的なグラフィカルに表示
- プロジェクト全体で時間とリソースを節約
- 仕様変更のたびにボタンを押すだけでトップレベルのデザインを再生成