Agnisys IDesignSpec Suiteは、統合されたグラフィカル・デザイン・インタフェース(GDI)フロントエンドや、統合された生成エンジンなど、密接に連携したツール・セットを供します。これらをすべてのチームで共有することで、効率を最大限に高め完全に自動化されたフローを活用できます。
より優れた半導体をより早く開発するための方法論
設計上の難問に対する仕様
従来、設計仕様と開発プロセスの間には自動化されたリンクはありませんでした。設計者はRTLを手書きし、組み込みプログラマはC/C++コードを手で記述し、検証チームはテストベンチをコーディングしていましたが、すべて同じ仕様に基づいていました。自然言語は本質的に曖昧であるため、チームによって解釈が異なることが多く、プロジェクトの大部分は、解釈の不一致によるバグの修正に費やされていました。
仕様変更の影響
プロジェクト進行中に仕様は何度も変更され、その変更は各チームに伝えられ、各チームはそれを解釈して手作業でコードを更新する必要がありましたが、必然的に新たな矛盾が生じ、問題を修正するためのデバッグがさらに困難になりました。そのための時間とプロジェクト・リソースのコストは莫大なものでした。
実行可能な仕様により時間を節約し、エラーを削減
Agnisysでは、多くの仕様を実行可能形式で記述することができ、Agnisysツールはそこからデザイン、ソフトウェア、検証環境、バリデーション環境、およびドキュメントを自動生成できます。仕様が変更されるたびに、すべてのファイルが自動的に再生成され、変更が組み込まれます。これにより、面倒な手作業がなくなり、すべてのチームが常に同期されます。
半導体業界スタンダードの実現
Agnisysは、製品のあらゆる側面で業界標準を活用しています。デザインはVerilog、VHDL、SystemCで生成され、APB、AHB、AHB-Lite、AXI-Lite、AXI4、AXI4-Lite、TileLink、Avalon、Wishboneなどの標準バス・インタフェースが含まれています。生成される標準IPブロックには、AES、DMA、GPIO、I2C、I2S、PIC、PWM、SPU、Timer、UARTなどがあります。
検証およびバリデーション環境は、Universal Verification Methodology (UVM)に準拠したSystemVerilogで生成されます。生成されたC/C++コードは標準に完全に準拠しています。ドキュメントは、HTML、PDF、Markdown、およびDITA形式で生成されます。
サポートされているその他のファイル形式には、SystemRDL、IP-XACT、YAML、JSON、RALF、CSVなどがあります。スクリプト言語としてTcl、Python、Velocityが使用できます。さらに、Agnisys IDesignSpec Suiteは、ISO 26262およびIEC 61508の安全基準を満たしていると認定されています。
Agnisys が半導体の設計、検証、妥当性確認における冗長性を排除する方法
従来の自然言語仕様の弱点を克服するには、自然言語ではなく正確な形式で仕様を記述し、この形式を実行可能にして、ツールがデザイン、検証、ソフトウェア、バリデーション、およびドキュメント作成の各チーム向けにファイルを生成できるようにする必要があります。本これらを実現するソリューションは既に利用可能です。
IDesignSpec™ GDI、IDS-Batch™ CLI
Agnisys IDesignSpec GDIは、デザイン内のすべてのメモリ、レジスタ・セット、レジスタ、およびレジスタ・フィールドの設計と検証を自動化します。さまざまな形式のファイルを入力することも、IDesignSpec GDIに含まれる非常に直感的な専用エディタを使用することもできます。この実行可能な仕様は、単純なレジスタだけでなく、間接、インデックス付き、読み取り専用/書き込み専用、エイリアス、ロック、シャドウ、FIFO、バッファ、割り込み、カウンタ、ページ、仮想、外部、読み取り/書き込みペアなどの多くの特殊なレジスタ・タイプをサポートしています。
IDesignSpec GDIは、仕様から、ユーザが選択したバス・プロトコルに固有のバス・スレーブ、デコード・ロジック、および必要なクロック・ドメイン・クロッシング(CDC)同期ロジックを含む、レジスタとメモリの完全なRTLを生成します。IDesignSpec GDIは、UVM標準と互換性のあるSystemVerilogモデル、組み込みプログラミング用のC/C++ ヘッダ、およびユーザ・マニュアルに含めるのに適した高品質なドキュメントも生成します。
Agnisys IDS-Batch CLIは、IDesignSpec GDIと同じファイルをすべてコマンドライン・モードで生成します。他のすべてのAgnisys製品も、IDS-Batch CLIを使用してコマンドライン・モードでファイルを出力し、統合GUIとして機能するIDesignSpec GDIを用いたグラフィカルな入力と対話型生成機能を利用可能です。
IDS-Verify™
Agnisys IDS-Verifyは、すべてのアドレスを指定可能なレジスタとメモリのアクセス タイプと、複雑な動作を検証するための完全な UVMベースの検証環境を自動生成します。生成されたテストベンチはUVMに完全準拠しており、バス・エージェント、モニタ、ドライバ、アダプタ、プレディクタ、シーケンス、および様々な大手EDAベンダのシミュレータ向けMakefileが含まれています。
IDS-Verifyは、レジスタ・フィールド、レジスタ・レベル・シーケンス、特殊レジスタの動作の正/負のシーケンス、およびレジスタ・アクセスのテスト・シーケンスを生成します。また、カスタム・シーケンスを指定してフローに含めることもできます。UVMに組み込まれている標準のレジスタおよびメモリ・テストでは、通常、カバレッジは~60%しかありませんが、IDS-Verifyは、レジスタおよびメモリ機能に対してすぐに~100%のカバレッジを提供するテスト・シーケンスを生成することでこのギャップを埋めます。
IDS-Verifyは、シミュレーションやフォーマル検証に使用できるSystemVerilogアサーション (SVA)も生成します。
IDS-Validate™
IDS-Verifyのレジスタ検証機能は、プレシリコン検証およびポストシリコン検証に拡張できます。Agnisys IDS-Validateは、メモリとレジスタを徹底的にテストするUVMシーケンスと、C/C++シーケンスの両方を自動生成します。IDS-Validateは、カスタム・デザイン・ブロックの機能動作を検証するための検証環境と、ユーザ定義の機能テストも生成します。
生成されたテストは、SoCの組み込みプロセッサ、またはIDS-ValidateにパッケージングされているRISC-V SweRV Core EH1上のUVM-Cハイブリッド環境で実行されます。生成されたC/C++コードは実ボード上でも実行可能なため、IDS-Validateは、立ち上げ期の初期プレシリコン検証と最終ポストシリコン検証の両方をカバーします。組み込みプログラマは、C/C++シーケンスを使用して、SoC向けソフトウェアとデバイス・ドライバの開発およびテストができます。
IDS-Integrate™
Agnisys IDS-Integrateは、デザイン・ブロックを完全なSoCまたはFPGAに組み立てる作業を自動化します。何千ものブロックを手作業で接続するのは、面倒でエラーが発生しやすいプロセスです。IDS-Integrateは、完全なチップの設計要件を満たす柔軟でカスタマイズ可能な環境を提供します。ブロックを相互接続するだけでなく、バス・マルチプレクサ、アグリゲータ、ブリッジなどのRTLコンポーネントも自動生成します。
IDS-Integrate は、IDesignSpec GDIおよびIDS-IPGenによって生成されたデザインに限定されません。IP-XACT記述を持つサードパーティのIPブロックや、カスタム・デザイン・ブロックも処理できます。インテリジェントなネーミング・マッピングのルールを含め、ブロックを相互接続する方法をTclまたはPythonで指定できます。仕様の確認を支援するために、IDS-Integrateは、チップ階層を簡単にナビゲートして、ブロックとその接続を直感的にグラフィカルに表示します。
IDS-IPGen™
Agnisys IDS-IPGenは、SoCまたはFPGA に組み込むための、標準およびカスタムIPブロックの両方を自動生成します。IDS-IPGenには、一般的に使用されるデザイン・ブロック用の柔軟なIPジェネレータライブラリが数多く含まれています。リスクを伴う手作業での変更を行わないと要件を満たせない可能性がある固定IPブロックよりも、カスタマイズ可能なIPを生成する方がはるかに望ましいです。現在利用可能なジェネレータは、AES、DMA、GPIO、I2C、I2S、PIC、PWM、SPU、Timer、UARTなどの標準ライブラリをサポートしています。
IDS-IPGenは、アプリケーション・ロジック内のカスタムIPブロックの指定もサポートします。有限ステート・マシン(FSM)、データ・パス、信号、およびデザインのその他の関連部分を指定でき、生成されたカスタムおよび標準IPブロックは、IDS-Integrateを使用して相互接続できます。