IDS-IPGen™グルーロジック・ジェネレータの仕様自動化
一般的なSoCには、さまざまなところから提供される数百または数千のRTLブロックが含まれています。SoCを設計する多くの企業は、一般的に使用されるデザインのアーキテクチャとインタフェース用の社内ライブラリを保持しています。さらに、ほぼすべてのSoCプロジェクトでは、特にAES、DMA、GPIO、I2C、I2S、PIC、PWM、SPI、タイマ、UARTなどの標準ブロックについては、パートナ企業または商用IPプロバイダからIPのライセンスを取得しています。
IPブロックを仕様と自動的に同期
IPを活用し、以前のデザインの一部を再利用することで、SoCプロジェクト・チームの時間と労力を大幅に節約できます。固定IPを使用することの欠点は、チームが望むものを正確に得ることができない可能性があることです。IPを変更してカスタマイズすることは可能ですが、標準機能が壊れるリスクがあります。Agnisys IDS-IPGenは、自由にカスタマイズ可能なIPを自動生成することでこの問題を解決します。
IDS-IPGenは、さまざまな標準IPのほか、有限ステート・マシン (FSM)、データ・パス、シグナル、カスタムIPのその他の部分の仕様もサポートしています。IDS-IPGenは、標準ブロックとカスタム・ブロックの両方に対して、RTLだけでなく、すぐに使用できる高い機能およびコード・カバレッジを提供する、UVM検証モデル、およびテストを生成します。
詳細な説明は、”Custom IP Design and AI-Based Verification”をご覧ください。
IDS-IPGen が開発プロセスを強化する方法
IDS-IPGenでは、関連する標準規格で定義されたオプションを含む、IP設計の多くの属性を選択できます。これには、バス幅、ポート数、オプション機能などが含まれます。ジェネレータにより、カスタマイズの過程で標準規格に準ずる要件が損なわれないことが保証されます。
FSM View
標準IPジェネレータの柔軟なライブラリ
IDS-IPGenは、仕様の自動化を活用して、プロジェクト・チームに役立つ多くのファイルを生成します。また標準IPジェネレータ向けの強力で柔軟なライブラリが含まれています。各ライブラリは、要件を満たすカスタマイズされたRTLを生成します。
IPの採用を向上
RTLコードは、IDesignSpec GDI統合GUIで指定した、デザインのカスタマイズされた側面を反映します。IPの使用に反対する人の中には、なじみのないデザインの検証とバリデーション作業は、自分で設計するよりも時間がかかると主張する人もいます。IDS-IPGenは、開発のあらゆる段階でIPブロックが正しく動作するための処理を行うため、従来のような反対意見は起きなくなります。
IDS-IPGen のメリット
IDS-IPGenには、AES、DMA、GPIO、I2C、I2S、PIC、PWM、SPI、タイマ、UARTなど、多数の標準デザイン・ブロック用のジェネレータが含まれています。開発者は、これらの複雑なプロトコルの詳細を学習する必要はありません。標準ブロックとカスタム・ブロックの両方で、設計者はIPのRTLコードを手作業で記述する必要はありません。検証エンジニアは、IPモデルやテストを開発する必要がなく、カバレッジ目標の達成に苦労する必要もありません。これにより、プロジェクトの時間とリソースを大幅に節約でき、検証とバリデーション作業を開発スケジュールの早い段階で行うことができます。
メリット
- 開発にかかる時間とコストを削減
- RTLとUVMの品質と一貫性を向上
- デザインのアルゴリズム作成に重点を置き、インタフェース等はツールが自動生成
- AIベースのテストは、すぐに90%の高いカバレッジを達成し、エンジニアリング・チームの時間を節約
- デッドロックとライブロックの検出
IDS-IPGenに対するコメント
IDS-IPGenのおかげで、開発目標をより早く達成できました。目標達成までの時間を約40%節約できました。1日1日が勝負の、速いペースの業界にいる私たちにとってこれは大きな成果です。品質を重視し、時間に敏感な設計チームにはIDS-IPGenをおお勧めします。
- AI企業のデザイン・マネージャ(談)