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Vtool

バグをシリコンに紛れ込ませない、新しい検証の時代へようこそ

CogitaはUVM、エミュレータ、Cソースコード、他社ツールで生成されたログ等、テキストベースのログをグラフィカルに解析するためのツールです。CogitaのGUI上でログのデータ構成を指定するだけで、各種ログを簡単に取り込めます。またCogitaが提供するPlayerという機能を使うことで、例えばレジスタ・アクセス時にエラーが発生している場合、エラーが発生している個所、レジスタのアドレス、R/Wした値、ACK等をグラフィカルに表示できるため、従来膨大な時間が掛かっていたログ解析を短期間に処理可能です。

また波形を一緒に表示することで、波形とログ・データの両方を見ながらデバッグを行うことができます。

特長

・1時間の説明で即利用可能
・GUIを用いたログ・フォーマット(ラベル、ファイル名、時刻、ログ出力元、メッセージ等)指定
・タイムスタンプが入っている全てのログ・データに対応可能
・さまざまな値をグラフィカルに表示するためのプレイヤ機能
・解析ビューの同一タイムライン上に、ユーザが指定したログの要素(レジスタのアドレス、R/Wした値、ACK等)をグラフィカルに表示
・機械学習を用いて正しい結果が得られたログと、予期せぬ結果が得られたログから原因を解析


Cogitaを使わない従来のデバッグ

Verification before Cogita

Cogitaを用いたデバッグ

Verification with Cogita

CogitaでバグのないASICを実現

ASIC設計における大きな問題の1つは、初回でバグのないASICを設計できる確率が、30%と減少していることです。フロントエンド設計の70%が検証に費やされているにもかかわらず、バグがシリコンに入り込んでしまうのです。100%のコード・カバレッジや機能カバレッジを定義したとしても、検証の時間や労力に関わらず、設計にバグがないということを保証出来ません。

Cogitaは、これまで見逃されていたASICロジックのバグを発見するのに役立ちます。これにより、あなたのチップが初回のシリコンで成功を収めるための確実性を高めることができます。

信頼性の高い明確な手法でデバッグを加速する

検証作業の大半はデバッグに費やされていますが、どのようにすれば適切にデバッグができるのか、構造化された実証済みの方法論はありません。デバッグは教えるのも学ぶのも難しいものです。デバッグがうまくいったとしても、人間は忘れる傾向があるため、同じような状況で結論を繰り返し、再利用することは困難です。

Cogitaを使うことで、明確で反復可能な方法論でデバッグ工程を短縮し、1つのサイクルから次のサイクルへの学習を可能にし、デバッグに関する知識をチーム全体で効果的に共有できます。

カバレッジカーブの改善

最後の5%(ラストマイル)の検証カバレッジを向上させるのは非常に難しく、検証サイクル全体の3分の1もの時間を必要とすることがよくあります。これでは納期に間に合わず、最終的にはリスクの高いテープアウトになってしまいます。その結果、チップの製造開始が遅れてしまいます。その上、検証のラスト・ワンマイルは生産性が低く、新たなRTLバグを発見する可能性は低いにもかかわらず、労力の大半はテストベンチのデバッグと修正に費やされます。

Cogitaは、このラストマイルの収束曲線をまっすぐにし、予定通りに100%の機能を実現することを手助けします。