〒225-0011 神奈川県横浜市青葉区あざみ野2-9-22 あざみ野ゆうビル305

Agnisys

Word,Excel,IP-XACTなどのレジスタ定義から、RTL, UVM, Cソース, ドキュメント、テストベンチ等、

何でも自動生成する凄いツールAgnisys社はレジスタ定義に関わる技術を中核に、設計・検証の自動化ツールを提供しています。既存のIP-XACT等のデータを入力として使えるだけでなく、Word、Excelや新規開発したGUIを用いることで、IP-XACTを簡単に記述できます。

Agnisysに関するミーティングをご希望される方はこちらよりご希望日時をご入力ください

 

AgnisysではWord、エクセル、IP-XACT、SystemRDL等で記載されたレジスタ情報から、合成可能なレジスタ回路、System Verilog、UVMモデル、Cヘッダファイル、ドキュメント等を自動生成するツールIDesignSpec、およびUVMのシーケンス自動生成ツールISequenseSpecを提供しています。

IDesignSpec:レジスタ管理、モデリング、各種コードの自動生成

特長

・SystemRDL, IP-XACT, CSV, XML, RALF, YAMLといった各記述言語を入力可

・Word, Excel, OpenOffice Calc向けアドオンを提供

・以下の各種コードを自動生成

  • 合成可能なVHDL/Verilog/SystemVerilog/SystemC
  • UVMモデル、Cヘッダファイル

・レジスタ生成向けに各種汎用バス・プロトコルをサポート

・ドキュメント自動生成

・HTML, PDF, Word, SVGの各フォーマットのドキュメント生成可能

IDesignSpec設計環境と設計フロー

 

Word向けアドオン画面構成

 

各種出力データ設定画面

 

レジスタテンプレート画面例

生成されるRTLのカスタマイズ例

各種パラメータ調整によって回路を変更可能

 

ISequenseSpec:デバイスのテストシーケンスをモデリングし、検証向けシーケンスを自動生成

特長

・レジスタ表記はIDesignSpecまたはIP-XACT, SystemRDL, RALFを利用可能

・IDesignSpecにアドオン

・複数のIP向けにポータブルなシーケンスを定義

・以下のフォーマットのシーケンスを自動生成可能

  • UVM-SV, System Verilog, C, ASCII, CSV, Matlab

・ドキュメント自動生成

  • PDFまたはHTMLフォーマットのドキュメント生成可能

ISequenseSpec設計環境と設計フロー


IDesignSpec
向けMS Excelアドオン画面例

 

シーケンスのモデリング画面例