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シリコンIPポートフォリオ

効率的なSoC設計のための、包括的なシリコン実証済みIPポートフォリオ

AMBA APB Target

定義

Advanced Peripheral Bus (APB)は、Advanced Microcontroller Bus Architecture (AMBA)ファミリ・プロトコルの1つです。これは、低消費電力とインタフェースのシンプルさを目的に設計された低コストのインタフェースです。AHBとは異なり、低帯域幅の周辺機器を接続するための非パイプライン・プロトコルであり、主にペリフェラルを接続するために使用されます。すべてのAPB転送は、完了するまでに少なくとも2クロック・サイクル(SETUPサイクルとACCESSサイクル)を必要とします。APBインタフェースは、ペリフェラルのプログラミング可能な制御レジスタにアクセスするために設計されています。APBプロトコルには、読み取りデータ用と書き込みデータ用の2つの独立したデータ・バスがあります。バスの幅は、8、16、または32ビットです。読み取りデータ・バスと書き込みデータ・バスの幅は同じである必要があります。読み取りデータ・バスと書き込みデータ・バスには独自のハンドシェイク信号がないため、データ転送を同時に行うことはできません。

特長

  • 待機状態
  • エラー レポート
  • トランザクション保護
  • スパース・データ転送
  • Floppedとnon-flopped
  • APB4/APB3

コンフィグレーション設定

Agnisysは、IPを構成するためのツール IDesignSpec を提供しています。

AMBA AHB Target

定義

AMBA AHBは、高性能な合成可能なアプリケーション向けに設計されたバス インタフェースです。イニシエータ、相互接続、ターゲットなどのコンポーネント間のインタフェースとして使用されます。AMBA AHBには、高性能で高クロック周波数のシステムに必要な機能が組み込まれています。最も一般的なAHBターゲットは、内部メモリ・デバイス、外部メモリ・インタフェース、高帯域幅のペリフェラルです。

特長

  • AHB3 Lite, AHB3 Full
  • バースト転送をサポート
  • シングル・クロック・エッジ動作
  • 非トライステート実装
  • Floppedとnon-flopped
  • 同期と非同期のリセット・タイプ
  • 低データ遅延

コンフィグレーション設定

Agnisysは、IPを構成するためのツールIDesignSpecを提供しています。

AMBA AXI Target

定義

Advanced eXtensible Interface (AXI)バスは、オンチップ・ペリフェラル(またはIPブロック)をプロセッサ・コアに接続するための高性能パラレル・バスです。AXIバスは「チャネル」を使用して、読み取りトランザクションと書き込みトランザクションを、独自のペースで実行できる半独立アクティビティに分割します。読み取りアドレス・チャネルと読み取りデータ・チャネルは、ターゲットからイニシエータにデータを送信し、書き込みアドレス・チャネル、書き込みデータ・チャネル、および書き込み応答チャネルは、イニシエータからターゲットにデータを転送します。

特長

  • 独立した読み取り、および書き込みチャネル
  • 単一IDでの複数のアウトスタンディング アドレス
  • 非アライン・データ転送のサポート
  • Out-of-orderトランザクションの完了
  • スタート・アドレスに基づくバースト・トランザクション
  • Floppedとnon-flopped
  • 同期と非同期のリセット・タイプ
  • AXI4 lite、AXI4 full、AXI5 lite
  • 低データ遅延または待機ステージ

コンフィグレーション設定

Agnisysは、IPを構成するためのツールIDesignSpecを提供しています。

Wishbone Target

定義

ポータブルIPコア向けWishboneシステム・オン・チップ(SoC)相互接続アーキテクチャは、IPコア向けの多目的設計アプローチです。その目的は、システム・オン・チップ統合の問題に対処することで設計の再利用を促進することです。これは、IPコアの標準インタフェースを提供することで実現します。これにより、システムのモビリティと安定性が向上し、エンドユーザの市場投入までの時間が短縮されます。

特長

コンフィグレーション設定

Agnisysは、IPを構成するためのツールIDesignSpecを提供しています。

Avalon Target

定義

Avalonインタフェースを使用すると、Intel FPGA内のコンポーネントを接続できるため、システム設計が容易になります。Avalonインタフェース・ファミリは、高速データのストリーミング、レジスタとメモリの読み取りと書き込み、およびオフチップ・デバイスの操作が可能なインタフェースを定義します。Platform Designerコンポーネントには、これらの標準インタフェースが組み込まれています。さらに、カスタム・コンポーネントにAvalon APIを組み込むことで、設計の相互運用性を高めることができます。

特長

  • 同期と非同期のリセット・タイプ
  • シングル・クロック・データ転送をサポート
  • 低データ遅延または待機ステージ
  • バースト、非バースト転送
  • バイト・イネーブル

コンフィグレーション設定

Agnisysは、IPを構成するためのツールIDesignSpec を提供しています。

TileLink Target

定義

TileLinkは、多数のマスタがメモリや他のスレーブ・デバイスに同期したメモリ・マップ・アクセスを行えるようにするチップ・スケールの接続標準です。TileLinkは、低レイテンシと高スループットの転送の両方を実現する高速でスケーラブルな相互接続を利用して、汎用マルチプロセッサ、コプロセッサ、アクセラレータ、DMA エンジン、および単純または複雑なデバイスを接続するために、システム・オン・チップ(SoC)で使用することを目的としています。

特長

  • TL-UL 1.7および1.8規格
  • TL-UL: ‘PutFullData’、‘PutPartialData’、‘Get’、‘AccessAck’、‘AccessAckData’、およびエラー応答
  • 遅延トランザクションの有無にかかわらず、上記の3つのメッセージすべて

コンフィグレーション設定          

Agnisysは、IPを構成するためのツールIDesignSpec を提供しています。

Bus Decoders

定義

デコーダ・ロジックは、イニシエータからの入力に基づいて多数のターゲットを制御します。現在のバス・トランザクションを処理するターゲット・コンポーネントを決定/デコードします。また、階層内の空のアドレスに対してエラー・メッセージを生成します。

サポートされているバス

  • APB
  • AHB
  • AXI
  • TileLink

サポートされているバスの機能

  • Floppedとnon-flopped
  • サードパーティIPのインテグレーション

コンフィグレーション設定          

Agnisysは、IPを構成するためのツールIDesignSpec を提供しています。

Bus Bridges

定義

さまざまなバス・タイプのプロトコルが利用可能で、多くのアプリケーションで使用されていますが、そのすべてにおいて、安全に、かつデータ損失なしで動作するためにブリッジが必要です。SoCは、基本的にコンポーネントとその相互接続で構成されるシステムです。最近、再利用可能なIPコアを備えたSoC チップの開発は、コストが低く、市場投入までの時間が短いことから、注目を集めています。複数のIPコア間の通信は、ロスレスで、設計者にとって使いやすいものでなければなりません。

サポートされているバスブリッジ

AXI4-Lite/AXI4 to APB 特長
AHB3-Lite/ AHB3 to APB 特長
  • バースト転送
  • 単一クロック・エッジ操作
  • 非トライステートの実装
  • 同期または非同期リセット タイプ
  • データ遅延または待機状態
AHB3 to AXI4-Lite/AXI4 特長
  • バースト転送
  • 単一クロック・エッジ操作
  • 非トライステートの実装
  • 同期または非同期リセット・タイプ
  • データ遅延または待機状態
AXI4-Lite/AXI4 to AHB3-Lite 特長
Tilelink 1.8 to APB 特長
  • 独立した読み取りおよび書き込みチャネル
  • 同期または非同期リセット タイプ
  • データ遅延または待機状態

Bus Convertors

定義

バス・コンバータ・モジュールは、幅広いイニシエータのデータ・バスをより小さなターゲット向けデータ・バスに変換したり、その逆を行ったりします。幅の広いバス上の狭いターゲットには、外部ロジックのみが必要で、内部設計の変更は必要ありません。

  • APB : 32ビット幅のイニシエータ・データ・バスから16ビットのターゲット・データ・バスへ
  • AHB : 64ビット幅のイニシエータ・データ・バスから・32ビットのターゲット・データ・バスへ
  • AXI : 256 ビット幅のイニシエータ・データ・バスから64ビットのターゲット・データ・バスへ

狭いバス上の広いターゲットでは、外部ロジックのみが必要で、内部設計の変更は必要ありません。

  • APB : 16ビット幅のイニシエータ・データ・バスから32ビットのターゲット・データ・バスへ
  • AHB : 32ビット幅のイニシエータ・データ・バスから64ビットのターゲット・データ・バスへ
  • AXI : 64 ビット幅のイニシエータ・データ・バスから256ビットのターゲット・データ・バスへ

コンフィグレーション設定

Agnisysは、IPを構成するためのツールIDesignSpecを提供しています。

Crossbars Interconnect

定義

相互接続コンポーネントは、システム内の複数のイニシエータと複数のターゲットを接続します。単一のイニシエータ・システムには、デコーダとマルチプレクサだけが必要です。

サポートされているバス

  • APB
  • AHB
  • AXI

サポートされているバスの機能

  • 最大 16個のイニシエータ・インタフェースと8個のターゲット・インタフェース
  • フィックスされた優先度で調停
  • APBおよびAHBの32ビットのデータ幅
  • AXIの64ビット・データ幅

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